基于Actel FPGA 的双端口RAM 设计双端口RAM 芯片主要应用于高速率、高可靠性、对实时性要求高的场合，如实现DSP与PCI 总线芯片之间的数据交换接口电路等。但普通双端口RAM 最大的缺点是在两个CPU发生竞争时，有一方CPU 必须等待，因而降低了访问效率。IDT 公司推出的专用双端口RAM 芯片解决了普通双端口RAM 内部竞争问题，并融合了中断、旗语、主从功能。它具有存取速度快、功耗低、可完全异步操作、接口电路简单等优点，但缺点也非常明显，那就是价格太昂贵。为解决IDT 专用双端口RAM 芯片的价格过高问题，广州致远电子有限公司推出了一种全新的基于Actel FPGA 的双端口RAM 的解决方案。该方案采用Actel FPGA 实现，不仅具有IDT 专用双端口RAM 芯片的所有性能特点，更是在价格上得到了很大改善，以A3P060双端口RAM 为例，在相同容量（2K 字节）下，其价格仅为IDT 专用芯片的六分之一。
上传时间： 2013-10-19
上传用户：18165383642
The LogiCORE™ GTP Wizard automates the task of creating HDL wrappers to configure the high-speed serial GTP transceivers in Virtex™-5 LXT and SXT devices. The menu-driven interface allows one or more GTP transceivers to be configured using pre-definedtemplates for popular industry standards, or from scratch, to support a wide variety of custom protocols.The Wizard produces a wrapper, an example design, and a testbench for rapid integration and verification of the serial interface with your custom function Features• Creates customized HDL wrappers to configureVirtex-5 RocketIO™ GTP transceivers• Users can configure Virtex-5 GTP transceivers toconform to industry standard protocols usingpredefined templates, or tailor the templates forcustom protocols• Included protocol templates provide support for thefollowing specifications: Aurora, CPRI, FibreChannel 1x, Gigabit Ethernet, HD-SDI, OBSAI,OC3, OC12, OC48, PCI Express® (PCIe®), SATA,SATA II, and XAUI• Automatically configures analog settings• Each custom wrapper includes example design, testbench; and both implementation and simulation scripts
标签： Transceiver Virtex Wizar GTP
上传时间： 2013-10-20
上传用户：dave520l
外部SRAM与C8051F000接口 Copyright (C) 2000 CYGNAL INTEGRATED PRODUCTS, INC. All rights reserved. FILE NAME : Sram.ASM TARGET MCU : C8051F000 DESCRIPTION : External Sram read/write verification routine for IDT 71V124SA.
标签： INTEGRATED C8051F000 Copyright PRODUCTS
上传时间： 2014-11-29
上传用户：leehom61
该代码为我学习winnt内核时所写，主要功能是在ring3下通过DeviceIoControl与驱动进行通信，获取内核的数据以及sdt，idt信息等。并实现了hook NtQuerySystemInformation函数来实现进程隐藏的功能
上传时间： 2014-01-15
上传用户：yan2267246
以TI公司的DSP芯片TMS32OC6204为例，结合IDT公司的先进先出缓存芯片IDT72V3640，介绍了其扩展总线XB在DMA控制下对FIFO进行读写，以实现对图像的实时采集、处理。
上传时间： 2015-10-19
上传用户：hgy9473
众所周知在非 Admin 用户模式下，是不允许加载驱动执行 RING 0 代码的。 本文提供了一种方法，通过修改系统 GDT，IDT 来添加自己的 CALLGATE 和 INTGATE 这样便在系统中设置了一个后门。我们就可以利用这个后门 在任意用户模式下执行 ring 0 代码了。为了保证我们添加的 CALLGATE 和 INT GATE 永久性。可以在第一次安装时利用 SERVICE API 或 INF 文件设置成随 系统启动。不过此方法也有个缺陷，就是在第一次安装 CALLGATE 或 INTGATE 时仍然需要 ADMIN 权限。下面分别给出了添加 CALLGATE 与 INTGATE 的具体 代码。
上传时间： 2016-02-14
上传用户：chongcongying
Cytech（骏龙科技有限公司）继成功推出高效率、低发热、轻重量的矿灯照明解决方案和高性能无线解决方案之后，最近又成功开发出2.4GHz立体声无线音箱、2.4"TFT液晶显示屏+SD卡插槽的MP4方案、以及功耗低、重量轻、体积小和图像逼真的视像微显眼镜解决方案。 骏龙科技有限公司创办于1998年，是香港及中国电子元件行业之中发展最迅速的分销商之一。公司总部设于香港，另有13个地区办公室遍及中国内地，包括北京、深圳和上海。骏龙科技有限公司分销超过25种美国高科技半导体产品品牌，包括ALTERA、CATALYST、IDT、MICRON、LINEAR TECHNOLOGY等等。
上传时间： 2013-12-19
上传用户：tonyshao
对于hook，从ring3有很多，ring3到ring0也有很多，根据api调用环节递进的顺序，在每一个环节都有hook的机会，可以有int 2e或者sysenter hook，ssdt hook，inline hook ，irp hook，object hook，idt hook等等
标签： hook
上传时间： 2013-12-28
上传用户：ggwz258
随着新研发单板上高速Serdes信号的增多，信号完整性测试显的越来越重要，本文档围绕Serdes信号的眼图抖动测试总结一些测试注意事项。新研发单板上高速Serdes信号速率高达2.45G，一些时钟信号上升/下降沿达到400ps左右，必然需要测量Serdes信号的眼图、抖动，在这里总结一些测试经验和注意事项。UBPG1单板上有如下几种高速数据SERDES信号：1. GE SERDES接口(SGMII接口标准)2. AIF SERDES接口(CPRI接口标准)3. IQ SERDES接口(类CPRI接口标准，自定义帧格式)4. 光口 SERDES接口(CPRI接口标准)对于SERDES信号，其信号电气特性由IEEE协议规定，在协议中会给出相应的眼图测试模板及抖动指标，部分芯片厂家会在DATASHEET中给出单独的眼图测试模板及抖动指标（一般会比协议要求的更宽松）。UBPG1单板上的SERDES接口按电气特性分有两种，一种是SGMII接口（用1000-BASE-CX模板，IEEE协议39节）；一种是CPRI接口（用XAUI模板，IEEE协议49节）。
上传时间： 2022-06-30
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