CPLD+FPGA

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介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使...

2013-12-13 58 CPLD+FPGA

　　高级FPGA设计结构、实现和优化 　　作者：（美）克里兹著，孟宪元译；出版社：机械工程出版社 　　学FPGA不一定需要开发板，自己学会modelsim仿真、写testbench，用PC机仿真就能有不少长进。这些都看完，剩下的就靠...

2013-11-01 25 CPLD+FPGA

　　Arria V系列 FPGA芯片基本描述 　　（1）28nm FPGA，在成本、功耗和性能上达到均衡； 　　（2）包括低功耗6G和10G串行收发器； 　　（3）总功耗比6G Arria II FPGA低40%； 　　（4...

2013-10-21 170 CPLD+FPGA