搜索:CLK模块
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https://www.eeworm.com/dl/519/483842.html
加密解密
密钥扩展模块的接口如图4.4。clk为系统时钟
密钥扩展模块的接口如图4.4。clk为系统时钟,kld为输入的加载信号,key为输入的128位密钥数据,wo_0, wo_1, wo_2, wo_3分别为输出的密钥列
https://www.eeworm.com/dl/663/168324.html
VHDL/FPGA/Verilog
//led.v /*------------------------------------- LED显示模块:led(CLK,AF,ADDR,DATA) 功能: 显示 注意事项: 8位L
//led.v
/*-------------------------------------
LED显示模块:led(CLK,AF,ADDR,DATA)
功能: 显示
注意事项: 8位LED
参数: CLK:扫妙时钟输入,推荐1kHz
AF:数码管输出,a~h
ADDR:数码管选择位数出,0~2
DATA:显示数据输入0~9999 9999
编写人: 黄道斌
编写日期: 2006/07/13
-------- ...
https://www.eeworm.com/dl/953816.html
技术资料
8 reset-ad-da-clk-power.pdf
资料->【B】电子技术->【B2】电路设计->【1】电路设计->【POWERPCB】->PowerPCB 2007常用功能与应用实例精讲->附赠设计实例->PDF版本->原理图->8 reset-ad-da-clk-power.pdf
https://www.eeworm.com/dl/646/255148.html
通讯编程文档
wavecom模块2403 wavecom模块2403 wavecom模块2403
wavecom模块2403
wavecom模块2403
wavecom模块2403
https://www.eeworm.com/dl/648/326485.html
单片机开发
MSP430FG46xx source code, ADC, CLK, DAC, DMA, USART, USCI
MSP430FG46xx source code, ADC, CLK, DAC, DMA, USART, USCI
https://www.eeworm.com/dl/663/210620.html
VHDL/FPGA/Verilog
本VHDL源代码由顶层模块、测频模块、驱动模块、计算模块、LCD显示模块、复位模块组成
本VHDL源代码由顶层模块、测频模块、驱动模块、计算模块、LCD显示模块、复位模块组成,能精确检测从1--100M频率,误差极小且恒定。