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汇编语言 cld interface skdfjksf
cld interface skdfjksf
VHDL/FPGA/Verilog 包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
教程资料 2440_cpld_rev015_030826.zip
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嵌入式综合 LabVIEW for Everyone(经典英文书籍)
The #1 Step-by-Step Guide to labviewNow Completely Updated for labview 8!
 
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微处理器开发 2440_cpld_rev015_030826.zip
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