The PLB BRAM Interface Controller is a module thatattaches to the PLB (Processor Local Bus).
上传时间： 2013-10-27
上传用户：zoudejile
The PPC405 Virtex-4 is a wrapper around the Virtex-4PowerPC™ 405 Processor BLOCK primitive. For detailsregarding the PowerPC 405, see the PowerPC 405 ProcessorBLOCK Reference Guide.
上传时间： 2014-12-05
上传用户：flg0001
This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) BLOCK to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor BLOCKs are added to capture performance data. All 10 video streams moved by the AXI VDMA BLOCKs are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上传时间： 2013-11-14
上传用户：fdmpy
FSM 分两大类：米里型和摩尔型。 组成要素有输入(包括复位)，状态(包括当前状态的操作)，状态转移条件，状态的输出条件。 设计FSM 的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块(process、BLOCK)中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中(在Verilog 代码中，相当于使用两个“always” BLOCK)。其中较好的方式是后者。其原因 如下： 首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再累述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块(process，BLOCK) 中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。显式的 FSM 描述方法可以描述任意的FSM(参考Verilog 第四版)P181 有限状态机的说明。两个 always 模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。
标签： 状态
上传时间： 2013-10-23
上传用户：yupw24
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(BLOCK Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
摘 要： 针对非同分布的Nakagami信道，基于矩生成函数MGF(Moment Generation Function)的分析方法，提出正交空时分组码系统STBC(Space-Time BLOCK Coding)的一种快速性能评估算法，不需要涉及超几何函数积分运算，可在中高信噪比时，快速准确地估计STBC系统的符号错误概率性能。在平坦瑞利衰落信道下的计算机仿真表明，该算法与已有的STBC系统的近似估计算法相比，具有较优的性能。 关键词： 正交空时分组码； MIMO； MGF； 误符号率
上传时间： 2014-12-29
上传用户：如果你也听说
linux那些事儿之一
上传时间： 2013-10-19
上传用户：wab1981
This document provides an overview of the MPC8313E PowerQUICC™II Pro processor features, including a BLOCK diagram showing the major functional components.
标签： PowerQUICC 8313E 8313 MPC
上传时间： 2013-11-20
上传用户：myworkpost
阐述了轨道交通列车定位技术。介绍了在轨道交通系统中列车定位技术的功能，国内外轨道交通中主要采用的列车定位方法，重点论述了几种主要定位技术，并从定位精度、闭塞制式、维护投资成本、抗干扰等方面进行分析比较。提出目前轨道交通定位技术应综合运用，取长补短，多种方法相互融合，才能满足轨道交通中对安全可靠性的要求。 Abstract: Rail train positioning technology is described. The paper introduces the funetions of the train positioning technology in the rail transit system， the main methods of train positioning do mestic and international rail， and focuses on several key methods， analyzes and compares from the positioning accuracy， BLOCK system, maintenance and investment cost， interference and so on， suggested that the current rail positioning technology should be integrated use of positioning method of meriging， learn from each other， to meet the reliability requirements of rail safety.
上传时间： 2013-11-25
上传用户：franktu
The LPC1850/30/20/10 are ARM Cortex-M3 based microcontrollers for embeddedapplications. The ARM Cortex-M3 is a next generation core that offers systemenhancements such as low power consumption, enhanced debug features, and a highlevel of support BLOCK integration.The LPC1850/30/20/10 operate at CPU frequencies of up to 150 MHz. The ARMCortex-M3 CPU incorporates a 3-stage pipeline and uses a Harvard architecture withseparate local instruction and data buses as well as a third bus for peripherals. The ARMCortex-M3 CPU also includes an internal prefetch unit that supports speculativebranching.The LPC1850/30/20/10 include up to 200 kB of on-chip SRAM data memory, a quad SPIFlash Interface (SPIFI), a State Configuration Timer (SCT) subsystem, two High-speedUSB controllers, Ethernet, LCD, an external memory controller, and multiple digital andanalog peripherals.
上传时间： 2014-12-31
上传用户：zhuoying119
