Asyn
共 9 篇文章
Asyn 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 9 篇文章，持续更新中。
Asyn FIFO Style1
异步FIFO的方式一，使用格雷码进行移位
HS-3282 DataSheet
The HS-3282 is a high performance CMOS bus interface
circuit that is intended to meet the requirements of ARINC
Specification 429, and similar encoded, time multiplexed
serial data protocols. This
ASYN-V~1.ZIP
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IP核生成文件
IP核生成器生成ip后有两个文件对我们比较有用，假设生成了一个asyn_fifo的核，则asyn_fifo.veo给出了例化该核方式（或者在Edit－>Language Template->
A Linux port of the OpenBSD/FreeBSD Cryptographic Framework (OCF). This port aims to bring full asyn
A Linux port of the OpenBSD/FreeBSD Cryptographic Framework (OCF). This port aims to bring full asynchronous HW/SW crypto acceleration to the Linux kernel, OpenSwan, OpenSSL and applications using DES
verilog编写的异步fifo源代码
verilog编写的异步fifo源代码，asyn_fifo.v为顶层，调用其他四个文件
IP核生成器生成 ip 后有两个文件对我们比较有用
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则
asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到
verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库
的模块，仿真时该文件也要加入工程。
如何仿真IP核(建立modelsim仿真库完整解析)
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IP核生成文件：（Xilinx/Altera 同）</p>
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IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调
如何仿真IP核(建立modelsim仿真库完整解析)
<p>
IP核生成文件：（Xilinx/Altera 同）</p>
<p>
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调