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vhdl和verling hdl 的加法器
N位加法器源代码,通用的,通过xilinx验证,希望对大家有用。
8位的加法器设计,分4个工程完成的,用的是Quartus II软件。
8位加法器的实现,非流水线结构,很不错。我测试过,效率比较高
简单的加密解密器
加密文本编辑器 VB
VHDL实现四位全加器,适合初学者,源程序下载
VHDL——N位加法器设计
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