这个是在UNIX下，运用在集成电路设计中重要的两个步骤ＤＡ和ＤＣ．这个里面十分详细的介绍这两个软件，设计到ＵＮＩＸ的语言和Verilog HDL语言.
标签： UNIX
上传时间： 2013-12-16
上传用户：xieguodong1234
运用FPGA控制AD9957的操作，调试过，运用VERILOG HDL编写
上传时间： 2014-10-31
上传用户：dave520l
三位全加器的源代码，和测试代码，用Verilog HDL实现的！
上传时间： 2013-12-22
上传用户：erkuizhang
ami码编码，使用hdl语言编写，带有说明文档和测试代码
上传时间： 2016-05-05
上传用户：sz_hjbf
802.3an ldpc码编码、译码设计，使用VERILOG hdl语言编写，包括测试代码，
上传时间： 2014-01-08
上传用户：爺的气质
vhdl编写，8b—10b 编解码器设计 Encoder: 8b/10b Encoder (file: 8b10b_enc.vhd) Synchronous clocked inputs (latched on each clock rising edge) 8-bit parallel unencoded data input KI input selects data or control encoding Asynchronous active high reset initializes all logic Encoded data output 10-bit parallel encoded output valid 1 clock later Decoder: 8b/10b Decoder (file: 8b10b_dec.vhd) Synchronous clocked inputs (latched on each clock rising edge) 10-bit parallel encoded data input Asynchronous active high reset initializes all logic Decoded data, disparity and KO outputs 8-bit parallel unencoded output valid 1 clock later
上传时间： 2016-05-05
上传用户：gundamwzc
an-103005-vgagen.zip是一个VGA显示控制器，是verilog HDL 编制的
上传时间： 2014-01-13
上传用户：上善若水
编写testbench的超好教程，网上这种资料比较少。(Kluwer) Writing Testbenches--Functional Verification of HDL Models.pdf
上传时间： 2014-01-05
上传用户：Miyuki
实现无边界主动轮廓的的很好的算法，是论文“active contour without edges”的源码。
上传时间： 2014-03-01
上传用户：tianyi223
FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim编译Xilinx库 第二章 调用Xilinx CORE-Generator 第三章 使用Synplify.Pro综合HDL和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真
标签： Modelsim Xilinx gt CORE-Generato
上传时间： 2016-05-21
上传用户：15736969615
