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Active-HDL

  • FlashEd 0.2 是个游戏引擎包

    FlashEd 0.2 是个游戏引擎包,不过和Gamepackage不同的是: FlashEd is a 3d engine 只要功能如下: • Multiple Cameras • Collision Control • Rendering Effects • Gravity • Polygon Animation • Rounded Objects Rendering • Linkable Cameras And Objects • Shooting Control • Active Zone Control

    标签: FlashEd 0.2 引擎

    上传时间: 2015-06-10

    上传用户:极客

  • 大型嵌入式设备FPGA程序

    大型嵌入式设备FPGA程序,verilog HDL语言,实现DLL和PCM码流分流。

    标签: FPGA 大型 嵌入式设备 程序

    上传时间: 2015-06-11

    上传用户:zaizaibang

  • 一个带波形输出的扫频模板systemC源程序

    一个带波形输出的扫频模板systemC源程序, 该程序在SystemCStudio开发平台下生成, 实现systemC仿真、波形显示以及自动生成Verilog HDL代码。

    标签: systemC 波形 模板 输出

    上传时间: 2014-11-22

    上传用户:windwolf2000

  • 随着Internet的兴起和以网页为载体的网络信息的广泛传播

    随着Internet的兴起和以网页为载体的网络信息的广泛传播,网页制作中对于内容的动态显示与更新需求量越来越大。编写一个令人满意的动态网页已成为许多网页设计人员的目标。在众多的编写环境中,Microsoft Active Server Pages(ASP)以其强大的技术力量背景及容易掌握的语言环境迅速占领了大片市场、获得了众多网页设计人员的青睐。为了使更多的人掌握ASP应用程序的编写,本书以丰富的事例、简单的语言较全面的介绍了ASP应用程序的设计方法与技巧,并详细的介绍了Microsoft SQL Server在ASP应用程序中的应用。

    标签: Internet 网络信息

    上传时间: 2013-12-30

    上传用户:

  • 首先确认您的机器上已经安装了VC6.0以上版本

    首先确认您的机器上已经安装了VC6.0以上版本,要编译生成可执行文件,需打开后缀名为dsw的文件,系统会默认用VC打开,然后选择Build菜单下的Set Active Configuration选项,选择Project Configuration为Win32 Release,然后编译项目,得到可执行文件。连接数据库请参照第2章的方法,在ODBC数据源内添加Microsoft Access数据库train.mdb,并将数据源名设定为train即可实现数据库和应用程序的正常连接,程序才能正常实现数据库的访问。另外,如果用户自己编写了.chm的帮助文档只要和可执行文件放在同一个目录下就可以了。 用户要修改程序源码可以选择相应的.h和.cpp文件,本实例使用的命名规则基本是:DIALOG_***** 为管理对话框资源, *****Info为数据输入窗口资源, *****Set为结果集对应的类

    标签: 6.0 VC 机器 版本

    上传时间: 2013-11-29

    上传用户:gyq

  • 基于FPGA的I2C总线模拟

    基于FPGA的I2C总线模拟,采用verilog HDL语言编写。

    标签: FPGA I2C 总线模拟

    上传时间: 2013-12-17

    上传用户:亚亚娟娟123

  • interleaver即交织器

    interleaver即交织器,里面包含有C,VHDL,VRILOG HDL三种语言写的交织器, 包括各种各样的组合达六七十种,描写详尽,是一个难得的学习交织器的材料

    标签: interleaver 交织器

    上传时间: 2015-07-07

    上传用户:515414293

  • The DSP Design Flow workshop provides an introduction to the advanced tools you need to design and i

    The DSP Design Flow workshop provides an introduction to the advanced tools you need to design and implement DSP algorithms targeting FPGAs. This intermediate workshop in implementing DSP functions focuses on learning how to use System Generator for DSP, as well as HDL design flow, CORE Generator software, and design implementation tools. Through hands-on exercises, you will implement a design from algorithm concept to verification.

    标签: introduction workshop provides advanced

    上传时间: 2014-12-06

    上传用户:sammi

  • USB接口的VHDL源码

    USB接口的VHDL源码,支持Verilog HDL程序

    标签: VHDL USB 接口 源码

    上传时间: 2014-08-14

    上传用户:15736969615

  • 运算器的实现

    运算器的实现,即实验指导书中的实验一,文件中包含有原代码及端口设置(可变),用vrilog HDL编程,Xilinx ISE 6仿真,并在实际电路中得到实现.

    标签: 运算器

    上传时间: 2015-07-25

    上传用户:hzy5825468