Active-HDL

verilog hdl经典例程

verilog hdl经典例程，全部调试通过

标签： verilog hdl

上传时间： 2017-09-10

上传用户：frank1234
Commercially available active noise control headphones rely on fixed analog controllers to drive "an

Commercially available active noise control headphones rely on fixed analog controllers to drive "anti-noise" loudspeakers. Our design uses an adaptive controller to optimally cancel unwanted acoustic noise. This headphone would be particularly useful for workers who operate or work near heavy machinery and engines because the noise is selectively eliminated. Desired sounds, such as speech and warning signals, are left to be heard clearly. The adaptive control algorithm is implemented on a Texas Instruments (TI™ ) 1 TMS320C30GEL digital signal processor (DSP), which drives a Sony CD550 headphone/microphone system. Our experiments indicate that adaptive noise control results in a dramatic improvement in performance over fixed noise control. This improvement is due to the availability of high-performance programmable DSPs and the self-optimizing and tracking capabilities of the adaptive controller in response to the surrounding noise.

标签： Commercially controllers headphones available

上传时间： 2013-12-04

上传用户：dyctj
关于HDL硬件描述语言的设计风格的资料

关于HDL硬件描述语言的设计风格的资料，很有使用价值。

标签： HDL 硬件描述语言

上传时间： 2014-01-24

上传用户：wangdean1101
DM9000A读寄存器模块, verilog HDL

DM9000A读寄存器模块, verilog HDL

标签： verilog 9000A 9000 HDL

上传时间： 2014-01-16

上传用户：FreeSky
一个时钟分频模块,in verilog hdl

一个时钟分频模块,in verilog hdl

标签： verilog hdl in 时钟分频

上传时间： 2013-12-19

上传用户：笨小孩
经典的verilog hdl的48个案例

经典的verilog hdl的48个案例，希望大家喜欢！

标签： verilog hdl 案例

上传时间： 2013-12-22

上传用户：familiarsmile
串口8位数据 verilog hdl提取

串口8位数据 verilog hdl提取

标签： verilog hdl 串口 8位

上传时间： 2014-01-01

上传用户：hasan2015
基于verilog hdl的UART串口接收子程序。

基于verilog hdl的UART串口接收子程序。

标签： verilog UART hdl 串口接收

上传时间： 2017-09-24

上传用户：561596
基于verilog hdl的UART串口发送子程序。

基于verilog hdl的UART串口发送子程序。

标签： verilog UART hdl 串口发送

上传时间： 2017-09-24

上传用户：aysyzxzm
介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog

介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格

标签： Verilog HDL 仿真语言

上传时间： 2013-12-19

上传用户：shanml