📚 Active-HDL技术资料

📦 资源总数：1147

💻 源代码：20046

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我们，探索超过1147份精选资源，加速您的创新之旅！

🔥 Active-HDL热门资料

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This Verilog HDL description implements a UART.

This Verilog HDL description implements a UART....

📅 2013-12-17 👤 wff

description implements Verilog This

Verilog HDL编写的CPU模型

Verilog HDL编写的CPU模型，很经典，比较通用...

📅 2013-12-24 👤 龙飞艇

Verilog HDL CPU 编写

Verilog HDL编写的总线功能模型

Verilog HDL编写的总线功能模型，十分有用，需要的下载...

📅 2013-12-20 👤 ls530720646

Verilog HDL 编写总线

xlinix 公司的 SPARTAN-3 片子 Spartan-3E HDL 设计库指南本人正在使用如果需要其他信息的可以和我联系

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📅 2014-02-12 👤 lnnn30

SPARTAN Spartan xlinix HDL

Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool

Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble di...

📅 2014-01-14 👤 hustfanenze

Analysis Software Debussy Debug