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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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Active-HDL 热门资料

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《设计与验证Verilog HDL》光盘内容

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2013-12-02 122 Active-HDL

周立功Verilog HDL黄金参考指南

周立功Verilog HDL黄金参考指南，学习VerriLog的东西。

2014-01-17 126 Active-HDL

verilog HDL语言编写的数字秒表

verilog HDL语言编写的数字秒表，仿真已经通过，可供参考

2013-12-19 181 Active-HDL

用于FPGA的huffman算法的HDL编码

用于FPGA的huffman算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。

2016-09-19 80 Active-HDL

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这是一个verilog HDL 语言的例子，在CPLD器件EPM240上实现了 RS232协议、按键处理、LED数码管显示和每秒加1数码显示。使用quartus ii 7.0 以上打开.

2017-03-06 95 Active-HDL

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2013-12-15 88 Active-HDL

Verilog hdl语言常用乘法器设计

Verilog hdl语言常用乘法器设计，可使用modelsim进行仿真

2017-01-02 83 Active-HDL

Verilog hdl语言常用加法器设计

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2013-12-24 106 Active-HDL