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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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Active-HDL 热门资料

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北大verilog hdl课件！内部资料，内含大量的工程实例，是学习的好资料

2013-12-29 78 Active-HDL

清华大学verilog hdl源码例子

清华大学verilog hdl源码例子，作业，内含源代码，详细的文档说明，非常有用

2013-12-27 112 Active-HDL

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2017-04-27 2 Active-HDL

Verilog HDL那些事儿_建模篇v5

学习Verilog HDL 和FPGA 之间，始终会出现一组群体，他们都是徘徊在学习的边缘。在他们的心中一直回响着这样的一个问题：“我在学什么，为什么不管我怎么学，我都没有实感... ” 没错这就是初学Verilog HDL + FPG...

2016-04-08 1 Active-HDL

单片机SPI通信模块verilog hdl

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2014-06-11 74 Active-HDL

用Verilog HDL 实现时钟(时和分)

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2013-12-26 146 Active-HDL

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2014-01-27 145 Active-HDL

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2014-01-27 193 Active-HDL