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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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Active-HDL 热门资料

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基于Verilog-HDL的DDS设计

基于Verilog-HDL的DDS设计这是一份非常不错的资料，欢迎下载，希望对您有帮助！

2021-12-21 10 Active-HDL

Writing_Testbench Functional Verification of HDL Models Janick Bergeron

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2016-06-13 88 Active-HDL

mult_para_recurs_8x8_2sC verilog hdl代码写成的

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2013-12-19 105 Active-HDL

verilog HDL 代码综合风格

verilog HDL 代码综合风格，非常适合初学者

2013-12-03 26 Active-HDL

this book is very good for programming HDL

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2017-04-26 68 Active-HDL

this book is very good for programming HDL

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2017-04-26 179 Active-HDL

用verilog HDL写的VGA驱动

用verilog HDL写的VGA驱动，在FPGA上实测可用（实际上是别人的劳动成果，呵呵）。

2014-01-15 197 Active-HDL

基于Verilog HDL的SPI代码

基于Verilog HDL的SPI代码，可在FPGA上实现SPI接口，请大家参考

2017-05-24 188 Active-HDL