虫虫虫开发者社区

上传资源

Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

资源总数

809

Active-HDL 热门资料

查看全部 809 份 →

Virtex-6 的HDL设计指南

针对Virtex-6 给出了HDL设计指南，其中，赛灵思为每个设计元素给出了四个设计方案元素，并给出了Xilinx认为是最适合你的解决方案。这4个方案包括：实例，推理，CORE Generator或者其他Wizards，宏支持.

2015-01-02 71 Active-HDL

VERILOG HDL 数字系统设计

夏宇闻教授的数字系统设计教程Verilog HDL

2024-02-03 1 Active-HDL

华为_Verilog HDL入门教程

华为Verilog HDL入门资料 ,非常适合初学者研究

2024-03-11 5 Active-HDL

Verilog HDL程序设计教程

Verilog HDL程序设计教程,一本实用的教程，值得一看。

2023-12-26 9 Active-HDL

Verilog HDL设计的要点.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->Verilog HDL设计的要点.pdf

2024-07-05 9 Active-HDL

Verilog HDL程序设计教程

Verilog HDL程序设计教程，非常实用，对学习Verilog非常有用。

2014-01-06 122 Active-HDL

verilog HDL 基础实验源码

verilog HDL 基础实验源码，比较实用

2016-01-19 106 Active-HDL

verilog hdl coding DDR sdram control for fpga

verilog hdl coding DDR sdram control for fpga

2013-12-17 29 Active-HDL