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Active-HDL

Active-HDL是一款功能强大的硬件描述语言仿真工具，专为FPGA/CPLD设计验证而生。它支持VHDL、Verilog和SystemC等多种语言，提供直观的图形界面与高效的调试环境，极大提升了数字电路开发效率。无论是初学者还是资深工程师，都能通过丰富的示例项目快速掌握复杂系统的设计技巧。加入我...

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2013-12-12 108 Active-HDL

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2013-12-09 81 Active-HDL

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verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，9-10章

2013-12-26 168 Active-HDL

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verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，11-12章

2015-03-24 42 Active-HDL

多路选择器（MUX）verilog hdl 多路选择器（MUX）verilog hdl

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2017-09-05 99 Active-HDL

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verilog HDL 编写的PWM，是初学CPLD者入门Z资源，epm7128stc100-10

2013-08-30 41 Active-HDL

Verilog HDL 入门教程

本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL 设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能够进行一些简单设计的Verilog HDL建模。

2013-05-16 195 Active-HDL

采用Verilog HDL设计

采用Verilog HDL设计，在Altera EP1S10S780C6开发板上实现选取6MHz为基准频率，演奏的是梁祝乐曲

2015-04-11 89 Active-HDL