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该源码实现了一个8*8位的乘法器,在实现的过程中用到了宏单元
BCD码 TO 余3码 转化器 Verilog
8*8乘法器设计,和大家共享,互相学习,共同进步
用vhdl语言,在ZY11EDA13BE型实验箱, 实验了8位的串行密码锁的功能
从lex&yacc说到编译器3
8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
mpeg层3音频编码程序,实现对音频的编码(与解码文件配套使用)
CRC-8 检错码 CRC-8 检错码
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