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2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
verilog语言写的简单八位处理器。有8个模块，可进行加法运算。
VHDL：用状态机的方法实现一个8位乘法器
一种RISC结构8位微控制器的设计与实现
基于VHDL语言的设计8位CISC微处理器实例
主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率
EFM8 微控制器基于当下流行的 8051 内核。 8051 体系结构生态系统占近 25% 的现有 MCU 市场份额。
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