64位加法

加法器树乘法器结合了移位相加乘法器和查找表乘法器的优点。它使用的加法器数目等于操作数位数减 1 ，加法器精度为操作数位数的2倍，需要的与门数等于操作数的平方。因此 8 位乘法器需要7个15位加法器和64个与门

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使用加法器树乘法器实现8位乘法运算，VHDL语言予以实现

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采用加法树流水线乘法构造八位乘法器，并分析设计的性能和结果在时钟节拍上落后的影响因素。

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四位全加器，VHDL语言，max+plusII平台做的

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相位累加器，即DDS频率合成器的MATALB实现，采用M文件编写的S函数

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一位全加器，VERILOG实现，包括测试文件，测试可用，欢迎下载，共同学习

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