Protel99se元件库。多达37个元件压缩包。
上传时间： 2013-04-24
上传用户：haobin315
嵌入式系统发展到今天，应用越来越复杂，功能越来越强大，这就使得我们在嵌入式开发中必须加入对操作系统的支持，由此，产生了Bootloader的应用。作为嵌入式系统中的启动模块，Bootloader的作用就是引导和加载操作系统内核镜像。Bootloader的设计与移植工作已经成为嵌入式系统开发中的重要环节。 在实际的嵌入式系统开发项目中，人们经常选择移植通用Bootloader，例如U-Boot到自己的目标板。U-Boot虽然支持多种嵌入式操作系统和处理器架构，功能设置高度灵活，设备驱动丰富，但U-Boot代码组织结构过于庞大，启动流程机理和文件间的依赖关系复杂，这使得采用U-Boot进行Bootloader的开发往往会不得要领；另一方面，嵌入式系统是资源受限的，为了更好的适应市场，嵌入式产品的开发极其重视成本。以U-Boot-1．1．4来说，其源代码大小就有38．4M，移植后生成的可执行bin文件一般也要500K以上，这对于宝贵的Flash资源来说无疑是种浪费。 论文以ARM内核处理器应用为切入点，设计了一种小型ARMBootloader-MicroBootloader。在理论上，通过对Bootloader的分析，总结了其主要功能、启动过程，提出了Bootloader设计的典型框架，并按照这一典型框架对MicroBootloader进行了总体设计。在实现上，采用模块化设计原则组织源文件，使得整个MicroBootloader组织结构清晰简洁，便于维护与扩展，方便针对不同硬件平台的移植进行修改。 论文的创新点在于做到了代码量大小与功能的平衡。整个文件组织只有37个文件，代码总计为208K，生成的可执行bin文件仅35K。通过实验验证，MicroBootloader完全能够完成Bootloader的基本功能，其扩展功能也能实现下载操作系统镜像，并让其在目标板上成功运行，具有一定的现实意义和后续应用开发价值。
标签： Bootloader ARM 内核
上传时间： 2013-04-24
上传用户：qweqweqwe
可编程逻辑芯片特别是现场可编程门阵列(Field-Programmable Gate Array，FPGA)芯片的快速发展，使得新的芯片能够根据具体应用动态地调整结构以获得更好的性能，这类芯片称为动态可重构FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用这类芯片构建的可重构系统在实际应用前还有许多问题需要解决。一个基本的问题就是动态可重构FPGA芯片中的可重构功能单元(Reconfigurable Functional Unit，RFU)的模块布局问题和模块间的布线问题。 本文从基本的FPGA芯片结构和CAD算法谈起，介绍了可重构计算的概念，建立了可重构计算系统模型和动态可重构FPGA芯片模型，在此模型上提出一个基于划分和时延驱动的在线布局算法，和一个基于Pathfinder协商拥塞算法的布线算法，来解决动态可重构FPGA芯片的布局和布线问题。由硬件描述语言(Hardware Description Language，HDL)描述的电路首先被划分成有限数目的层，然后将这些电路层布局到芯片的每一层，同时确保关键路径的时延最小。实验结果表明，布局算法与传统的布局算法(或者文献[37]中的算法)相比，在时延上平均减少27％，在线长上平均减少34％(或者11％)，在运行时间上平均减少42％(或者97％)。布线算法与传统的布线算法相比，能够将线长降低26％，将水平通道宽度降低27％，显示出较高的性能。
上传时间： 2013-05-24
上传用户：Neoemily
这个我从eehome贴过来的。写的非常的好。我们用学单片机不要停在演示的基础上。只能让单片机完成局部事。这样我们永远不会走出流水灯地狱！！！
上传时间： 2013-04-24
上传用户：sxdtlqqjl
全部采用德国Infineon的元器件产品，保证产品的性能稳定。
上传时间： 2013-04-24
上传用户：498732662
基于单片机用软件实现直流电机PWM调速系统
上传时间： 2013-04-24
上传用户：小眼睛LSL
IEC 60950电源方面的安规详细教程讲义
上传时间： 2013-04-24
上传用户：zlf19911217
在数字通信中，采用差错控制技术(纠错码)是提高信号传输可靠性的有效手段，并发挥着越来越重要的作用。纠错码主要有分组码和卷积码两种。在码率和编码器复杂程度相同的情况下，卷积码的性能优于分组码。 卷积码的译码方法主要有代数译码和概率译码。代数译码是基于码的代数结构；而概率译码不仅基于码的代数结构，还利用了信道的统计特性，能充分发挥卷积码的特点，使译码错误概率达到很小。 卷积码译码器的设计是由高性能的复杂译码器开始的，对于概率译码最初的序列译码，随着译码约束长度的增加，其译码错误概率可达到非常小。后来慢慢地向低性能的简单译码器演化，对不太长的约束长度，维特比(Viterbi)算法是非常实用的。维特比算法是一种最大似然的译码方法。当编码约束度不太大(小于等于10)或者误码率要求不太高(约10-5)时，Viterbi译码算法效率很高，速度很快，译码器也较简单。 目前，卷积码在数传系统，尤其是在卫星通信、移动通信等领域已被广泛应用。 本论文对卷积码编码和Viterbi译码的设计原理及其FPGA实现方案进行了研究。同时，将交织和解交织技术应用于编码和解码的过程中。 首先，简要介绍了卷积码的基础知识和维特比译码算法的基本原理，并对硬判决译码和软判决译码方法进行了比较。其次，讨论了交织和解交织技术及其在纠错码中的应用。然后，介绍了FPGA硬件资源和软件开发环境Quartus Ⅱ，包括数字系统的设计方法和设计规则。再有，对基于FPGA的维特比译码器各个模块和相应算法实现、优化进行了研究。最后，在Quartus Ⅱ平台上对硬判决译码和软判决译码以及有无交织等不同情况进行了仿真，并根据仿真结果分析了维特比译码器的性能。 分析结果表明，系统的误码率达到了设计要求，从而验证了译码器设计的可靠性，所设计基于FPGA的并行Viterbi译码器适用于高速数据传输的场合。
上传时间： 2013-04-24
上传用户：zhenyushaw
stm32固件库中文stm32固件库中文.pdfstm32固件库中文.pdf
上传时间： 2013-04-24
上传用户：qqoqoqo
液晶 gxm12864 显示模块 电压转换芯片
上传时间： 2013-04-24
上传用户：wangzhen1990
