基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sdram verilog quartus
上传时间： 2021-12-18
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基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
标签： fpga vga显示 verilog quartus
上传时间： 2021-12-18
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FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上传时间： 2021-12-18
上传用户：20125101110
共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 15 23 24 PC6 16 25
上传时间： 2014-01-17
上传用户：familiarsmile
Ruby之路 图书语言： 简体中文 图书类型： 程序设计 >> JAVA下载 授权方式： 免费JAVA图书 图书大小： 1.17 MB
上传时间： 2013-12-09
上传用户：chenlong
交通灯实验 1．掌握交通灯控制原理 2．掌握用DSP方法驱动交通灯的方法。 17.2 实验原理 在本实验中交通灯用发光二极管模拟。这种发光二极管有三个引脚。一个接地，另外两个接驱动电平。它能发三种不同颜色的光。
上传时间： 2015-06-06
上传用户：shawvi
本论坛开发环境：jdk1.5+Tomcat5.5.17+sql server2000+Windows 2000 1、支持HTML内容编辑,支持网络贴图与附件上传等,支持多种版面风格. 2、论坛是树型框架结构支持二级类别，类别自已可以添加修改。 3、安全稳定，系统采用密码加密二次验证。 4、本论坛设以简洁高效为目标，所以不适合要求功能花俏、插件多样的使用者； 5、本论坛完全是用dw作为开发工具，没有任何封装文件，易于二次开发。 6、演示地址：http://test.ftbbs.cn:8080/
标签： 2000 Windows Tomcat server
上传时间： 2014-01-08
上传用户：561596
基于MCS-51单片机的数字钟设计 [摘要] III [ABSTRACT] IV 引言 1 1绪论 2 1.1 集成电路 2 1.2 主要技术的背景 2 1.2.1 发展历史 2 1.2.2 现状 3 1.2.3 发展趋势 3 2器件简介 4 2.1 LED显示器 4 2.1.1 LED显示器的结构 4 2.1.2 LED的接线形式 5 2.2 AT89C52简介 5 2.2.1 AT89C52主要性能参数： 5 2.2.2 AT89C52单片机的功能特性概述： 6 2.3 DS1302芯片 9 2.3.1 DS1302的性能特性： 9 2.3.2 DS1302数据操作原理 10 2.4 74LS164－八位移位寄存器 14 2.4.1 74LS64简介 14 2.4.2 74LS164逻辑介绍： 15 3硬件电路 17 3.1 线路的设计 17 3.1.1 电源转换模块 18 3.1.2 主控制模块 18 3.1.3 显示模块 19 3.1.4 键盘接口设计 20 3.2 电路图的绘制 20 3.3 电路板的焊接 20 3.4 打开电源前应注意的问题 20 4软件设计部分 21 4.1 阳历程序的设计 21 4.2 时间调整程序设计 21 4.3 阴历程序设计 23 5调试 28 6小结 29 7致谢 30 8参考文献 31 9附录 32
上传时间： 2015-10-17
上传用户：xuan‘nian
在linux下c语言获取本机ip地址的函数,解除了只能获取127.0.0.1的bug.获得的是大端的4字节的ip地址,不是17字节的字符串地址.本人项目中已经在使用了.
上传时间： 2015-12-08
上传用户：王庆才
CPU特性检测程序源代码 1.17。VB编写的对于系统编程感兴趣的朋友，可以当作学习参考。CapabilityDetection
上传时间： 2016-01-13
上传用户：450976175
