16Bit加法器
16Bit加法器技术资料下载专区，收录500份相关技术文档、开发源码、电路图纸等优质工程师资源，全部免费下载。
资源总数
500
16Bit加法器 热门资料
查看全部 500 份 →用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
2015-05-02
135
支持4到16bit 的m序列的MATLAB源码。输入寄存器长度M_Len
支持4到16bit 的m序列的MATLAB源码。输入寄存器长度M_Len，输出2.^M_Len-1长度的寄存器状态值向量
2013-12-20
77