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0-30V设计

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VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效

VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。

2014-11-21 89 0-30V设计

编译原理课程设计,用C写的PL/0编译器,有详细的文档和代码

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2015-07-17 132 0-30V设计

四路频率为70MHz的四相序正弦载波（相位分别为0°90°180°270°）的设计

四路频率为70MHz的四相序正弦载波（相位分别为0°、90°、180°、270°）的设计.

2022-04-26 1 0-30V设计

vhdl实现的计数器,可以从0记到999,该代码使用模块化设计思想,开发工具muxplus2

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2013-12-21 175 0-30V设计

可实现0到99秒的计时。程序简单易读

可实现0到99秒的计时。程序简单易读，基于80C51，并且通过WAVE编译，有仿真结果

2013-12-23 23 0-30V设计

计时器 Run mode: * - stop 0 - switch on backlight # - suspend/resume joystick - set next result

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2013-12-12 47 0-30V设计

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2014-01-20 22 0-30V设计

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2014-01-27 64 0-30V设计