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涵盖多周期设计的完整Verilog实现，深入讲解时序控制与状态机逻辑，适用于数字电路开发与系统级设计实践。

2026-02-02 3 骑士周游

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2024-11-27 4 骑士周游

硕士论文，viterbi译码器的低功耗设计，最后附带源码，VHDL

2013-12-23 196 骑士周游

硕士论文，一种组态软件设计,包含了一些时尚的方法,对于研究组态软件有特别好的价值.

2015-12-26 159 骑士周游

硕士论文，基于DM642的MPEG_4编码器的实现与优化，详细说明MPEG_4的原理和实现

2013-12-16 192 骑士周游