频域设计

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用VHDL 语言描述频率计的设计，其开发均在FPGA中

2013-12-24 192 频域设计

带分频器的bcd计数电路设计，verilog源码

2014-01-14 49 频域设计

2014-12-28 74 频域设计

2013-11-04 49 频域设计

一个自己用keil和Proteus设计的C51频率计代码,与大家一同分享!

2013-08-17 198 频域设计

2013-07-30 52 频域设计

基于FPGA的数字频率计的设计，可测量从1hz到10000hz，误差在1hz以内，是EDA课程学习很好的实例。

2014-01-02 80 频域设计

频率计程序设计与仿真验证，基于VHDL语言

2017-04-03 91 频域设计