静态建模
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FPGA入门 建模”顾名思义就是“模块建立”的省略。FPGA的逻辑资源，好比乐高的积木，要组合乐高就是需要工具，那Verilog HDL就是FPGA建模的工具。
2015-03-22
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内存静态分配： 程序还有一些错误
内存静态分配： 程序还有一些错误，益出处理不知道怎么加入。此程序开始不是我写的的，我在别人的基础上理解并改动了一些。实验课已经结束了，没时间在做了，以后有机会再改。
2015-03-26
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