除法器

Verilog 下 16位除法算法程序，高精度，固定17个时钟周期

2013-11-26 111 除法器

2015-06-04 168 除法器

通过用硬件描述语言（VHDL）描述除法器，并进行模拟验证，加深对二进制数运算方法的理解。设计平台：MaxPlusII 压缩文件内有详细设计报告

2015-04-08 175 除法器

2014-01-02 117 除法器

2013-12-31 175 除法器

使用移位减法完成32位除法操作。适用于没有除法指令的嵌入式处理器。源码简单，适用

2014-01-24 148 除法器

2015-01-19 151 除法器

此代码用于实现基2的SRT除法器设计，可以实现400MHz以上的32位定点无符号数除法器（除数、被除数和余数均由16位整数和16位小数组成，商由32位整数和16位小数构成,包括源代码和测试文件，可以直接仿真。

2013-12-10 202 除法器

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