锁相环频率合成器 张厥盛 260页 10.9M.pdf
数字处理及显示技术专辑 106册 913M锁相环频率合成器 张厥盛 260页 10.9M.pdf...
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PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时钟信号,使高频器件正常工作,如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因,做不到很高的频率,而在需要高频应用时,由...
基于LabVIEWFPGA的三相锁相环设计与实现摘要:针对传统 FPGA 模式开发的锁相环在实时人机交互方面的不足,设 计 了 基 于 LabVIEW FPGA 技术的三相锁相环;方 案 以 sbRIO-9631模块为硬件平台,利用 LabVIEW 编程控制 FPGA 逻辑,在 FPGA 中分三级...
锁相环电路设计和调试心得...
系统地分析锁相环相位噪声...