带有增益提高技术的高速CMOS运算放大器设计 设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构,利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度,100 MS/s采样频率的高速流水线(Pipelined)ADC的运放。设计基于SMIC 0.25 μm C... 📅 2014-12-23 👤 jiiszha CMOS 增益提高 运算 放大器设计