计数模块
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用VHDL实现数字频率计,1. 时基产生与测频时序控制电路模块2. 待测信号脉冲计数电路模块3.锁存与译码显示控制电路模块4.顶层电路模块.
2016-06-04
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本设计为CRC5接收效验模块。本设计模块用来接收数据的CRC效验。本模块共需要5个时钟周期来完成:
本设计为CRC5接收效验模块。本设计模块用来接收数据的CRC效验。本模块共需要5个时钟周期来完成:
2014-09-08
189