本论文围绕大容量汽轮发电机的进相运行展开了研究工作。全文共分七章。第一章首先阐述了发电机进相运行的重要性和迫切性，对国内外相关方面的研究概况作了较为系统全面的综述，并对本论文的研究内容作了简单介绍。第二章给出了低频三维涡流电磁场的复边值问题，并介绍了复矢量场的一些理论基础。然后分别利用伴随算子和伴随场函数(广义相互作用原理)、最小作用原理和拉格朗日乘子法(广义变分原理)，建立了低频三维涡流电磁场中非自伴算子问题的变分描述。上述三种方法所得的结果与Galerkin法的结果完全一致。第三章介绍了圆柱坐标系下基于拱形体单元的三维稳态温度场有限元计算模型，并将变分法的结果与Galerkin法的结果进行了对比。第四章建立了汽轮发电机端部三维行波涡流电磁场的数学模型，在涡流控制方程中引入了罚函数项以使库伦规范自动满足，并应用广义相互作用原理导出了对应的泛函变分及其有限元计算格式。然后对多台大容量汽轮发电机端部的涡流电磁场进行了实例计算，并分析了罚函数项对数值解稳定性的影响以及影响端部电磁场的各种因素。第五章建立了大型汽轮发电机端部三维温度场的有限元计算模型，并应用传热学理论研究了散热系数、等效热传导系数等问题。然后求解了QFSS-300-2型汽轮发电机端部大压圈上的三维温度场分布，并与两台机组多种工况下的实测数据进行了对比。第六章介绍了二维稳态温度场的边值问题及其等价变分，导出了其有限元计算格式。然后求解了QFQS-200-2型汽轮发电机端部压圈上的温度分布，并与实测数据进行了对比。第七章首先定性研究了汽轮发电机从迟相运行到进相运行过程中不同区域上磁场强度的变化规律。然后介绍了发电机变参数数学模型，结合实测数据以及最小二乘回归分析计算了发电机稳态运行时的相关电气参数，并分析了发电机各物理量之间的相互关系。随后分析了不同工况下发电机端部结构件上的涡流损耗及温升的变化趋势。最后，利用发电机变参数模型给出了发电机的饱和功角特性、静稳极限以及运行极限图。
上传时间： 2013-07-10
上传用户：stampede
51单片机应用实例详解。希望对大家有帮助！！！
上传时间： 2013-06-01
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步步高DV921K DVD机原理详解维修手册（MT1369）
上传时间： 2013-04-24
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上传时间： 2013-04-24
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上传时间： 2013-06-19
上传用户：shenglei_353
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上传时间： 2013-04-24
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嵌入式Linux系统开发技术详解--基于ARM(完整版) 详细解读~！
上传时间： 2013-07-11
上传用户：咔乐坞
随着纠错编码理论研究的不断深入，纠错码的实际应用越来越广泛。卷积码作为其中重要的一种，已被大多数通信系统所采用。(2,1,7)卷积码是一种短约束长度最佳码，编、译码器易于实现，且具有较强的纠错能力。 本文研究了IEEE 802.11协议中(2,1,7)卷积码编码、交织解交织及其软判决高速Viterbi译码的实现问题。 首先介绍了IEEE 802.11无线局域网标准及规范，然后介绍了信道编解码中卷积码编码及Viterbi译码算法和FPGA 设计方法，接着通过对(2,1,7)卷积码特点的具体分析，吸取目前Viterbi译码算法和交织解交织算法的优点，采取一系列的改进措施，基于FPGA实现了IEEE 802.11信道编解码及交织和解交织系统。这些改进措施包括采用并行FIFO、改进的ACS 单元、流水式块处理结构、改进的SMDO方法、双重交织策略，使得在同样时钟速率下，系统的性能大幅度提高。最后将程序下载到Altera公司的Cyclone 系列的FPGA(型号EP1C6Q240C8)器件上进测试，并对测试结果作了简单分析。
上传时间： 2013-05-25
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本文首先在介绍多用户检测技术的原理以及系统模型的基础上，对比分析了几种多用户检测算法的性能，给出了算法选择的依据。为了同时克服多址干扰和多径干扰，给出了融合多用户检测与分集合并技术的接收机结构。 接着，针对WCDMA反向链路信道结构，介绍了扩频使用的OVSF码和扰码，分析了扰码的延时自相关特性和互相关特性，指出了存在多址干扰和多径干扰的根源。在此基础上，给出了解相关检测器的数学公式推导和结构框图，并仿真研究了用户数、扩频比、信道估计精度等参数对系统性能的影响。 常规的干扰抵消是基于chip级上的抵消，需要对用户信号重构，因此具有较高的复杂度。在解相关检测器的基础上，衍生出符号级上的干扰抵消。通过仿真，给出了算法中涉及的干扰抑制控制权值、干扰抵消级数等参数的最佳取值，并进行了算法性能比较。仿真结果验证了该算法的有效性。 最后，介绍了WCDMA系统移动台解复用技术的硬件实现，在FPGA平台上分别实现了与基站和安捷伦8960仪表的互联互通。
上传时间： 2013-07-29
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本文主要研究了数字声音广播系统(DAB)内交织器与解交织器的算法及硬件实现方法。时间交织器与解交织器的硬件实现可以有几种实现方案，本文对其性能进行了分析比较，选择了一种工程中实用的设计方案进行设计，并将设计结果以FPGA设计验证。时间解交织器的交织速度、电路面积、占用内存、是设计中主要因素，文中采用了单口SRAM实现，减少了对存储器的使用，利用lC设计的优化设计方法来改善电路的面积。硬件实现是采用工业EDA标准Top-to-Down设计思想来设计时间解交织，使用verilogHDL硬件描述语言来描述解交织器，用Cadence Nc-verilog进行仿真，Debussy进行debug，在Altera公司的FPGA开发板上进行测试，然后用ASIC实现。测试结果证明：时间解交织器的输出正确，实现速度较快，占用面积较小。
上传时间： 2013-04-24
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