本文主要描述了如何在QUARTUSII中输入程序文件，生成网表及标准延时文件，然后通过MODELSIM进行功能仿真与后仿真的过程，主要为图解，含全部代码及仿真波形。
上传时间： 2016-01-27
上传用户：xg262122
ISCAS的benchmark 含有原理图，VHDL、VerilogHDL网表，测试数据等。 27-channel interrupt controller
上传时间： 2016-12-06
上传用户：h886166
xspice所支持的更为详细和全面的仿真电路示例程序，可以为写网表文件提供参考。
上传时间： 2013-12-17
上传用户：weixiao99
本文主要描述了如何在QUARTUS II 中输入程序文件，生成网表及标准延时文件，然后通过 MODELSIM进行功能仿真与后仿真的过程，主要为图解，含全部代码及仿真波形。
上传时间： 2017-05-10
上传用户：myworkpost
对于研究FPGA结构的人来说，这个工具是必不可少的。它把edif格式的网表文件转化为blif的VPR能识别的格式，非常有用。当然，软件还需进行编译。
标签： FPGA
上传时间： 2014-01-21
上传用户：dengzb84
这是有关数字钟的计算机报告，内有源码和DC综合的网表图和时序信息文件。
上传时间： 2017-08-11
上传用户：TF2015
关于自动售货机的报告，内有源程序和DC综合网表图
上传时间： 2014-02-22
上传用户：GHF
硬件描述语言（英文： Hardware Description Language ，简称： HDL ）是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（ EDA ）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要实现的具体电路布线结构
上传时间： 2021-12-23
上传用户：zhanglei193
一天学会用Allegro画电源板Allegro 由于其相对完善、强大的功能，一向被认为是较难学的画板软件之一，主要原因也是因为功能太多， 如果按 500 多页的出版教材来一一学是有点费时的，其实，如果只是用来画简单电源板的话，一两天就可以学会了， 没有很多命令要记，几乎要用的命令都可以从下拉菜单中找到且大部分都已以直观的图标按钮形式分布在软件主界 面上，即你可直接输入命令也可以从菜单中操作，也可从工具栏中点“按钮”，觉得哪种更方便就用哪种。该教程 只说画电源板用到的功能部分，使复杂工具变为简单、易学。如下图是一块用 Allegro 画的单面电源板。 ————本教材主要 for 从用 Altium Designer 和 PADS 转过来的工程师。完成板子的效率比 99SE 高得多。 一、 建原理图 *目的是用于生成网表导入 allegro 中布局。（习惯不需原理图和网表就能画板的工程师请跳到 allegro 篇） 1.1 找个盘比如 D 盘建个项目文件夹，里面再建两个文件夹，一个用于放电路原理图，一个用于放 PCB 文件， 尽量不要中文名。PS：原理图和 PCB 都放在同一个文件夹下也可以的，只是不好找不方便管理。 1.2 打开 Or CAD Capture CIS→File→New→Project，在 name 一栏填电路图名称；在 Create a New Project Using 一栏中选 PC Board Wizard;接下来一栏 Location 是选刚才建的文件夹路径然后点 OK 按钮。
上传时间： 2022-02-06
上传用户：jimmy950583
FPGA那些事儿--TimeQuest静态时序分析REV7.0，FPGA开发必备技术资料--262页。前言这是笔者用两年构思准备一年之久的笔记，其实这也是笔者的另一种挑战。写《工具篇I》不像写《Verilog HDL 那些事儿》系列的笔记一样，只要针对原理和HDL 内容作出解释即可，虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog 的独特见解，不过这些内容都可以透过想象力来弥补。然而《工具篇I》需要一定的基础才能书写。两年前，编辑《时序篇》之际，笔者忽然对TimeQuest 产生兴趣，可是笔者当时却就连时序是什么也不懂，更不明白时序有理想和物理之分，为此笔者先着手理想时序的研究。一年后，虽然已掌握解理想时序，但是笔者始终觉得理想时序和TimeQuest 之间缺少什么，这种感觉就像磁极不会没有原因就相互吸引着？于是漫长的思考就开始了... 在不知不觉中就写出《整合篇》。HDL 描述的模块是软模型，modelsim 仿真的软模型是理想时序。换之，软模型经过综合器总综合以后就会成为硬模型，也是俗称的网表。而TimeQuest 分析的对象就是硬模型的物理时序。理想时序与物理时序虽然与物理时序有显明的区别，但它们却有黏糊的关系，就像南极和北极的磁性一样相互作用着。编辑《工具篇I》的过程不也是一番风顺，其中也有搁浅或者灵感耗尽的情况。《工具篇I》给笔者最具挑战的地方就是如何将抽象的概念，将其简化并且用语言和图形表达出来。读者们可要知道《工具篇I》使用许多不曾出现在常规书的用词与概念... 但是，不曾出现并不代表它们不复存在，反之如何定义与实例化它们让笔者兴奋到夜夜失眠。《工具篇 I》的书写方式依然继承笔者往常的笔记风格，内容排版方面虽然给人次序不一的感觉，不过笔者认为这种次序对学习有最大的帮助。编辑《工具篇I》辛苦归辛苦，但是笔者却很热衷，心情好比小时候研究新玩具一般，一边好奇一边疑惑，一边学习一边记录。完成它让笔者有莫民的愉快感，想必那是笔者久久不失的童心吧！？
标签： FPGA TimeQues 静态时序分析 Verilog HDL
上传时间： 2022-05-02
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