在数字滤波器中，FIR滤波器是一种结构简单且总是稳定的滤波器，同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢，而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器，与传统的基于DA算法的滤波器结构的滤波器相比，RAG算法简化了FIR滤波器乘法模块的结构，减少了逻辑资源的消耗和硬件实现面积，提高了计算速度。本文设计的16阶FIR滤波器用VerilogHDL进行描述，并综合到Altera公司的CycloneⅡ系列FPGA中。仿真实验表明基于RAG算法的FIR滤波器达到了逻辑资源的节约和运算速度的提高的整体优化效果。
上传时间： 2014-12-28
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基于抽象状态机的网格系统设计和分析
上传时间： 2013-10-16
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赛灵思spartan6系列FPGA片内资源设计指导
上传时间： 2013-10-28
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04_Altera_CPLD的资源优化
标签： Altera_CPLD 资源
上传时间： 2013-11-16
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03_Altera_FPGA的资源优化
标签： Altera_FPGA 资源
上传时间： 2013-11-21
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
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IDC和ISP接入资源管理平台技术要求和接口规范
上传时间： 2013-12-20
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商业企业每天产生大量的网格数据，作为网页信息交换的实际标准，最重要的挑战之一是如何有效地进行数据搜索，数据搜索可以以链接的方式进行。一些研究人员已经研究出了演算法，以减少搜索过程中产生的无效信息。另一些研究人员引入了记录法，可以进行相关元素的定位，无需搜索原始网格文档，通过记录的方式完成搜索过程。文中介绍的方法是基于正在被搜索的数据的概念，以及对网格数据库的内容搜索及关键字搜索，使用概念搜索可以提高搜索效率。
标签： 网格数据
上传时间： 2013-10-19
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在网格环境中，如何对任务进行高效调度是当前研究的热点问题。目前Min-Min调度算法是一个简单、快速、有效的算法，但它很难满足网格任务对服务质量的要求。在独立型的任务调度模型的基础上，提出了一种基于权值的改进Min-Min调度算法。改进后的算法通过量化网格任务的优先级和等待时间，解决了原有算法存在的高质量任务和大任务等待时间过长的问题。仿真实验结果表明，改进后的算法满足了网格任务对优先级和等待时间的服务质量要求，是一种网格环境下有效的任务调度算法。
上传时间： 2014-12-29
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网格技术与三维动画技术是目前非常引人关注的两大技术，而三维动画的计算速度问题一直困扰着三维动画技术的发展，运用网格技术可以提高三维动画的计算速度，促进三维动画技术的发展。
上传时间： 2013-10-24
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