组合逻辑
共 35 篇文章
组合逻辑 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 35 篇文章，持续更新中。
不同功能触发器的相互转换方法
触发器是时序逻辑电路的基本构成单元，按功能不同可分为 RS 触发器、 JK 触发器、 D 触发器及 T 触发器四种，<BR>其功能的描述可以使用功能真值表、激励表、状态图及特性方程。只要增加门电路便可以实现不同功能触发器的相互<BR>转换，例如要将 D 触发器转换为 JK 触发器，转换的关键是推导出 D 触发器的输入端 D 与 JK 触发器的输入端<BR>J 、 K 及状态输出端 Qn 的逻辑表达
AN-1064了解AD9548的输入基准监控器
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如AD9548数据手册所述，AD9548的输入端最多可支持八个独立参考时钟信号。八路输入各有一个专用参考监控器，判断输入参考信号的周期是否满足用户要求。图1是参考监控器和必要支持元件的框图。参考监控器测量输入参考信号的周期，并声明信号是过慢还是过快，即表示参考信号有误。该信息保存在参考状态寄存器内(各参考监控器具有用户可读取的专用状态寄存器)。虽然参考
高速电路设计与实现
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1/3），就称为高速电路。<br />
<img alt="" src="http://dl.eeworm.com/ele/img/177094-120425150924135.jpg" /><br />
555电路综合应用
我们知道，555电路在应用和工作方式上一般可归纳为3类。每类工作方式又有很多个不同的电路。 在实际应用中，除了单一品种的电路外，还可组合出很多不同电路，如：多个单稳、多个双稳、单稳和无稳，双稳和无稳的组合等。这样一来，电路变的更加复杂。为了便于我们分析和识别电路，更好的理解555电路，这里我们这里按555电路的结构特点进行分类和归纳，把555电路分为3大类、8种、共18个单元电路。每个电路除画出它
verilog hdl 夏宇闻数字逻辑设计
复杂数字逻辑系统的VerilogHDL 设计技术和方法
双通道通用精密运算放大器评估板
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EVAL-PRAOPAMP-2R/2RU/2RM评估板支持采用SOIC、TSSOP和MSOP封装的双运算放大器。它能以不同的应用电路和配置为用户提供多种选择和广泛的灵活性。该评估板不是为了用于高频器件或高速放大器。但是，它为用户提供了不同电路类型的多种组合，包括有源滤波器、仪表放大器、复合放大器，以及外部频率补偿电路。本应用笔记会给出几个应用电路的例子。<br />
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MT-016 DAC基本架构III：分段DAC
当我们需要设计一个具有特定性能的DAC时，很可能没有任何一种架构是理想的。这种情况下，可以将两个或更多DAC组合成一个更高分辨率的DAC，以获得所需的性能。这些DAC可以是同一类型，也可以是不同类型，各DAC的分辨率无需相同
PSoC在时间谱采集电路中的应用
<span id="LbZY">在脉冲中子氧活化测井仪中，伽马射线时间谱的采集是仪器至为关键的部分。伽马射线时间谱采集电路常用的设计采用单片机与CPLD组合的方案，CPLD实现伽马射线计数，单片机则负责数据的处理、传输等工作。基于单片PSoC芯片的新方案，设计了伽马射线时间谱采集电路，实现了同样的功能。功能考核和高温考核证明，该方案有效、可靠，解决了高温CPLD价格昂贵且难以购买的问题，同时还能减
基于Multisim的计数器设计仿真
<span id="LbZY">计数器是常用的时序逻辑电路器件，文中介绍了以四位同步二进制集成计数器74LS161和异步二-五-十模值计数器74LS290为主要芯片，设计实现了任意模值计数器电路，并用Multisim软件进行了仿真。仿真验证了设计的正确性和可靠性，设计与仿真结果表明，中规模集成计数器可有效实现任意模值计数功能，并且虚拟仿真为电子电路的设计与开发提高了效率。<br />
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5 Gsps高速数据采集系统的设计与实现
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<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; line-height: 21px; ">以某高速实时频谱仪为应用背景，论述了5 Gsps采样率的高速数据采集系统的构成和设计要点，着重分析了采集系统的关键部分高速ADC（analog to digital，模数转换器）的设计、系统采样时钟设计、模数
SIMATIC逻辑堆栈指令
9.16 SIMATIC 逻辑堆栈指令<BR>栈装载与 (ALD)<BR>ALD 指令对堆栈中的第一层和第二层的值进行逻辑与操作结<BR>果放入栈顶执行完 ALD 指令后堆栈深度减 1<BR>操作数 无<BR>栈装载或 (OLD)<BR>OLD 指令对堆栈中的第一层和第二层的值进行逻辑或操作<BR>结果放入栈顶执行完 OLD 指令后堆栈深度减 1<BR>操作数 无<BR>逻辑推入栈<BR>LPS
基于遗传算法的组合逻辑电路设计的FPGA实现
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<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; line-height: 21px; ">基于遗传算法的组合逻辑电路的自动设计，依据给出的真值表，利用遗传算法自动生成符合要求的组合逻辑电路。由于遗传算法本身固有的并行性，采用软件实现的方法在速度上往往受到本质是串行计算的计算机制约，因此采用硬件化设
编码译码集成电路VD5026 VD5027
<P> VD5026，VD5027是CMOS大规模数字集成电路(见图1)。前者是编码器，后者是译码器。他们组合应用起来构成一个发射—接收数字编译码系统。</P>
黑魔书(逻辑门的高速特性)pdf下载
在数字设备的设计中，功耗、速度和封装是我们主要考虑的3个问题，每位设计者都希望<BR>功耗最低、速度最快并且封装最小最便宜，但是实际上，这是不可能的。我们经常是从各种型号<BR>规格的逻辑芯片中选择我们需要的，可是这些并不是适合各种场合的各种需要。<BR>当一种明显优于原来产品的新的技术产生的时候，用户还是会提出各方面设计的不同需<BR>求，因此所有的逻辑系列产品实际上都是功耗、速度与封装的一种折
复合卡诺图在多输出组合逻辑电路设计中的应用
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为了使设计的多输出组合逻辑电路达到最简，运用复合卡诺图化简多输出函数，找出其各项的公共项，得到的表达式不一定是最简的，但是通过找公共项，使电路中尽量使用共用的逻辑门，从而减少电路整体的逻辑门，使电路简单。结果表明，利用复合卡诺图化简后设计出的电路更为简单。</p>
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时钟分相技术应用
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摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。<br />
关键词: 时钟分相技术; 应用<br />
中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203<br />
时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的<br />
性能。尤其现代电子系统对性
三态门总线传输电路的Multisim仿真方案
<span id="LbZY">基于探索仿真三态门总线传输电路的目的，采用Multisim10仿真软件对总线连接的三态门分时轮流工作时的波形进行了仿真实验测试，给出了仿真实验方案，即用Multisim仿真软件构成环形计数器产生各个三态门的控制信号、用脉冲信号源产生各个三态门不同输入数据信号，用Multisim仿真软件中的逻辑分析仪多踪同步显示各个三态门的控制信号、数据输入信号及总线输出信号波形，结
电子工程师必备基础知识手册（七）常用元器件的识别
<P>一、电阻</P>
<P>电阻在电路中用“R”加数字表示，如：R15表示编号为15的电阻。电阻在电路中的主要作用为分流、限流、分压、偏置、滤波（与电容器组合使用）和阻抗匹配等。</P>
宽带低EVM直接变频发射机
本电路为宽带直接变频发射机模拟部分的完整实施方案（模拟基带输入、RF输出）。通过使用锁相环(PLL)和宽带集成电压控制振荡器(VCO)，本电路支持500 MHz至4.4 GHz范围内的RF频率。PLL中的LO执行谐波滤波，确保提供出色的正交精度。低噪声LDO确保电源管理方案对相位噪声和EVM没有不利影响。这种器件组合可以提供500 MHz至4.4 GHz频率范围内业界领先的直接变频发射机性能。<b
时序逻辑电路的分析和设计
时序逻辑电路的分析和设计