设计了一种能使FPGA的主状态机直接管理Flash的控制器，该控制器具有自己的指令集和中断管理方式。用户可以根据FPGA的系统时钟对控制器进行操作，无需关心Flash对指令和数据的时序要求。控制器建立了自己的坏块管理机制，合并了一些Flash的常用关联指令，方便了用户对FPGA主状态机的设计。
上传时间： 2013-10-07
上传用户：shen007yue
问：MAM 使用注意事项？ 答：当改变 MAM 定时值时，必须先通过向 MAMCR 写入 0 来关闭 MAM，然后将新值写入 MAMTIM。最后，将需要的操作模式的对应值写入 MAMCR，再次打开 MAM。对于低于 20MHz 的系统时钟，MAMTIM 设定为 001。
上传时间： 2013-10-22
上传用户：cx111111
CH451 使用一个系统时钟信号来同步芯片内部的各个功能部件，例如，当系统时钟信号的频率变高时，显示驱动刷新将变快、按键响应时间将变短、上电复位信号的宽度将变窄、看门狗周期也将变短。一般情况下，CH451 的系统时钟信号是由内置的阻容振荡提供的，这样就不再需要任何外围电路，但内置RC 振荡的频率受电源电压的影响较大，当电源电压降低时，系统时钟信号的频率也随之降低。在某些实际应用中，可能希望CH451 提供更长或者更短的显示刷新周期、按键响应时间等，这时就需要调节系统时钟信号的频率。CH451 提供了CLK 引脚，用于外接阻容振荡。当在CLK 引脚与地GND 之间跨接电容后，系统时钟信号的频率将变低；当在CLK 引脚与正电源VCC 之间跨接电阻后，系统时钟信号的频率将变高。因为CH451 的系统时钟信号被用于芯片内部的所有功能部件，所以其频率不宜进行大幅度的调节，一般情况下，跨接电容的容量在5pF 至100pF 之间，跨接电阻的阻值在20KΩ至500KΩ之间。跨接一个47pF 的电容则频率降低为一半，跨接一个47KΩ的电阻则频率升高为两倍。另外，CH451 的CLK 引脚可以直接输入外部的系统时钟信号，但外部电路的驱动能力不能小于±2mA。CH451 在CLKO 引脚提供了系统时钟信号的二分频输出，对于一些不要求精确定时的实际应用，可以由CLKO 引脚向单片机提供时钟信号，简化外围电路。 单片机接口程序下面提供了U1（MCS-51 单片机）与U2（CH451）的接口程序，供参考。;**********************;需要主程序定义的参数CH451_DCLK BIT P1.7 ;串行数据时钟,上升沿激活CH451_DIN BIT P1.6 ;串行数据输出,接CH451 的数据输入CH451_LOAD BIT P1.5 ;串行命令加载,上升沿激活CH451_DOUT BIT P3.2 ;INT0,键盘中断和键值数据输入,接CH451 的数据输出CH451_KEY DATA 7FH ;存放键盘中断中读取的键值
上传时间： 2013-11-22
上传用户：671145514
Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。 UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同 时还能从单芯片扩展到3D IC。借助Xilinx Vivado®设计套件的分析型协同优化，UltraScale架构可以提供海量数据的路由功能，同时还能智能地解决先进工艺节点上的头号系统性能瓶颈。 这种协同设计可以在不降低性能的前提下达到实现超过90%的利用率。 UltraScale架构的突破包括： • 几乎可以在晶片的任何位置战略性地布置类似于ASIC的系统时钟，从而将时钟歪斜降低达50% • 系统架构中有大量并行总线，无需再使用会造成时延的流水线，从而可提高系统速度和容量 • 甚至在要求资源利用率达到90%及以上的系统中，也能消除潜在的时序收敛问题和互连瓶颈 • 可凭借3D IC集成能力构建更大型器件，并在工艺技术方面领先当前行业标准整整一代 • 能在更低的系统功耗预算范围内显著提高系统性能，包括多Gb串行收发器、I/O以及存储器带宽 • 显著增强DSP与包处理性能 赛灵思UltraScale架构为超大容量解决方案设计人员开启了一个全新的领域。
标签： UltraScale Xilinx 架构
上传时间： 2013-12-23
上传用户：小儒尼尼奥
建了一个基于Altera 的EP2S60硬件处理平台,利用Altera提供的FFT IP核,在100 MHz系统时钟下,数据吞吐率可达100 Ms/s。
上传时间： 2015-01-01
上传用户：Zxcvbnm
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有一大部分甚至超过100MHZ。目前约80% 的设计的时钟频率超过50MHz，将近50% 以上的设计主频超过120MHz，有20%甚至超过500M。当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路信号质量仿真已经成为电子系统设计师必须采取的设计手段。只有通过高速电路仿真和先进的物理设计软件，才能实现设计过程的可控性。传输线效应基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。 · 反射信号Reflected signals · 延时和时序错误Delay & Timing errors · 过冲(上冲/下冲)Overshoot/Undershoot · 串扰Induced Noise (or crosstalk) · 电磁辐射EMI radiation
上传时间： 2013-11-04
上传用户：tzrdcaabb
设计了一种能使FPGA的主状态机直接管理Flash的控制器，该控制器具有自己的指令集和中断管理方式。用户可以根据FPGA的系统时钟对控制器进行操作，无需关心Flash对指令和数据的时序要求。控制器建立了自己的坏块管理机制，合并了一些Flash的常用关联指令，方便了用户对FPGA主状态机的设计。
上传时间： 2013-10-27
上传用户：wangzhen1990
提出了一种基于9/7小波的二维小波变换器的硬件设计方案.通过优化算法以及采用行列变换并行处理的方式,提高了变换器的数据吞吐量.该方案采用了流水线技术,较大地提高了硬件效率.综合结果表明,该方案的系统时钟可达到110 MHz,且具有高速、高吞吐量、片内存储器小等优点.
上传时间： 2015-01-02
上传用户：yangbo69
SPI（Serial Peripheral Interface，串行外围接口）是Motorola公司提出的外围接口协议，它采用一个串行、同步、全双工的通信方式，解决了微处理器和外设之间的串行通信问题，并且可以和多个外设直接通信，具有配置灵活，结构简单等优点。根据全功能SPI总线的特点，设计的SPI接口可以最大发送和接收16位数据；在主模式和从模式下SPI模块的时钟频率最大可以达到系统时钟的1/4，并且在主模式下可以提供具有四种不同相位和极性的时钟供从模块选择；可以同时进行发送和接收操作，拥有中断标志位和溢出中断标志位。
上传时间： 2013-11-11
上传用户：himbly
文件功能 44binit.s----中断初始化，存储器，堆栈，系统初始化，建立C程序运行环境。 mencfg.s-----定义存储器延时等参数 option.s-----定义系统时钟频率等 main.c-------主函数 44blib.c-----S3C44B0X的一些自己编写的库文件
上传时间： 2015-04-14
上传用户：yuchunhai1990
