相移方法降低OFDM旁瓣，能保证频带利用率不降低
上传时间： 2017-09-19
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实用电子技术专辑 385册 3.609G高频、微波相移的计量测试 397页 5.9M.pdf
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上传时间： 2014-05-05
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测试技术专辑 134册 1.93G高频、微波相移的计量测试 397页 5.9M.pdf
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上传时间： 2014-05-05
上传用户：时代将军
IC-Ucc28950改进的相移全桥控制设计UcC28950是T公司进一步改进的相移全桥控制C，它比原有标准型UCC2895主要改进为Zvs能力范围加宽，对二次侧同步整流直接控制，提高了轻载空载转换效率，而且此时可以ON/OFF控制同步整流成为绿色产品。既可以作电流型控制，也可以作电压型控制。增加了闭环软启动及使能功能。低启动电流，逐个周期式限流过流保护，开关频率可达1MHz UCC28950基本应用电路如图1所示，内部等效方框电路如图2所示。*启动中的保护逻辑UCC28950启动前应该首先满足下列条件：*VDD电压要超过UvLo阈值，73V*5V基准电压已经实现*芯片结温低于140℃。*软启动电容上的电压不低于0.55V。如果满足上述条件，一个内部使能信号EN将产生出来，开始软启动过程。软启动期间的占空比，由Ss端电压定义，且不会低于由Twm设置的占空比，或由逐个周期电流限制电路决定的负载条件电压基准精确的（±1.5%5V基准电压，具有短路保护，支持内部电路，并能提供20mA外部输出电流，其用于设置DCDC变换器参数，放置一个低ESR，ESL瓷介电容（1uF-2.2uF旁路去耦，从此端接到GND，并紧靠端子，以获得最佳性能。唯一的关断特性发生在C的VDD进入UVLo状态。*误差放大器（EA+EA，COMP）误差放大器有两个未提交的输入端，EA+和EA-。它具有3MHz带宽具有柔性的闭环反馈环。EA+为同相端，EA-为反向端。COMP为输出端输入电压共模范围保证在0.5V-3.6V。误差放大器的输出在内部接到pWM比较器的同相输入端，误差放大器的输出范围为0.25V4.25V，远超出PwM比较器输入上斜信号范围，其从0.8v-2.8V。软启动信号作为附加的放大器的同相输入，当误差放大器的两个同相输入为低，是支配性的输入，而且设置的占空比是误差放大器输出信号与内部斜波相比较后放在PWM比较器的输入处。
标签： ucc2895
上传时间： 2022-03-31
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在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时，减小时钟偏差，本文设计了内置于FPGA芯片中的延迟锁相环，采用一种全数字的电路结构，将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 在Smic0.18um工艺下，设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz，最大抖动时间为35ps，锁定时间为13个输入时钟周期。另外，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为90度，180度，270度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比，可以提供占空比为50/50的时钟信号；时钟分频电路的设计，实现频率分频，提供1.5，2，2.5，3，4，5，8，16分频时钟。
上传时间： 2013-07-06
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分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
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本文针对传统放大器信噪分离能力弱，无法检测微弱信号这一现状，设计了一个基于AD630的锁相放大器。系统以开关式相关器为锁相放大器的核心部分进行设计，具有电路简单、运行速度快、线性度高、动态范围大、抗过载能力强等优点。本文设计的锁相放大器硬件主要包括信号通道模块、参考通道模块、相关器模块、电源模块、电压检测模块、显示模块等部分。信号通道模块的输入级通过并联多个放大器的方式有效降低了噪声，通过跟踪带通滤波电路提高了信噪比；参考通道模块包含参考电压放大器、锁相环电路和相移器电路三个部分，可以将输入信号放大10~10000倍：相关器模块是锁相放大器的核心部分，采用高信噪比的AD630芯片进行电路设计，包括相敏检波电路（PSD）和低通滤波电路；电源模块由集成三端稳压器构成，通过模拟电源和数字电源隔离的方式有效降低了电源纹波：电压检测模块通过电阻分压的方式提高了可检测范围；显示模块为数字电压表ZF5135-DC2V，直观显示被检测信号。本文利用Altium Designer软件绘制PCB板对电路进行了测试，结果表明系统能够准确检测到uV级别的信号，并且信噪比较高。相位差在0~360°范围内连续调节时，能够将较微弱的信号从噪声的背景中提取出来并进行放大。同时该系统各级电路之间采用直接耦合的方式，对于频率较低的信号，仍然能进行锁相放大。设计中对锁相放大器理想和非理想模型进行了仿真对比，结果表明在未掺杂噪声时，信号通道将输入信号放大10倍，相位改变180°。最后根据行为级建模和电路实物焊接两种方法进一步分析验证了锁相放大器的工作机理。
上传时间： 2022-07-11
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锁相环电路设计和调试心得
上传时间： 2013-07-10
上传用户：eeworm
系统地分析锁相环相位噪声
上传时间： 2013-05-24
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锁相技术 张厥盛 PPT版
标签： 锁相技术
上传时间： 2013-08-04
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