卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
上传时间： 2013-07-23
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数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码分为分组码与卷积码两类。卷积码的k0和n0较小，实现最佳译码与准最佳译码更加容易。卷积码运用广泛，被ITU选入第三代移动通信系统，作为包括WCDMA，CDMA2000和TD-SCDMA在内的信道编码的标准方案。 本文研究了CDMA2000业务通道中的帧结构，对CDMA2000系统中的卷积码特性及维特比译码的性能限进行了分析，并基于MATLAB平台做了相应的译码性能仿真。我们设计了一种可用于CDMA2000通信系统的通用、高速维特比译码器。该译码器在设计上具有以下创新之处：(1)采用通用码表结构，支持可变码率；帧控制模块和频率控制器模块的设计中采用计数器、定时器等器件实现了可变帧长、可变数据速率的数据帧处理方式。(2)结合流水线结构思想，利用四个ACS模块并行运行，加快数据处理速度；在ACS模块中，将路径度量值存贮器的存储结构进行优化，防止数据读写的阻塞，缩短存储器读写时间，使译码器的处理速度更快。(3)为了防止路径度量值和幸存路径长度的溢出，提出了保护处理策略。我们还将设计结果在APEXEP20K30E芯片上进行了硬件实现。该译码器芯片具有可变的码率和帧长处理能力，可以运行于40MHZ系统时钟下，内部最高译码速度可达625kbps。本文所提出的维特比译码器硬件结构具有很强的通用性和高速性，可以方便地应用于CDMA2000移动通信系统。
上传时间： 2013-06-24
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
硬件电路设计与实践 硬件电路设计与实践 硬件电路设计与实践 硬件电路设计与实践
上传时间： 2013-06-19
上传用户：jjj0202
近年来，基于DSP和FPGA的运动控制系统己成为新一代运动控制系统的主流。基于DSP和FPGA的运动控制系统不仅具有信息处理能力强，而且具有开放性、实时性、可靠性的特点，因此在机器人运动控制领域具有重要的应用价值。 论文从步行康复训练器的设计与制作出发，主要进行机器人的运动控制系统设计和研究。文章首先提出了多种运动控制系统的实现方案。根据它们的优缺点，选定以DSP和FPGA为核心进行运动控制系统平台的设计。 论文详细研究了以DSP和FPGA为核心实现运动控制系统的软、硬件设计，利用DSP实现运动控制系统总体结构与相关功能模块，利用FPGA实现运动控制系统地址译码电路、脉冲分配电路以及光电编码器信号处理电路，并对以上电路系统进行了功能仿真和时序仿真。 结果表明，基于DSP和FPGA为核心的运动控制系统不仅实现了设计功能要求，同时提高了机器人运动控制系统的开放性、实时性和可靠性，并大大减小了系统的体积与功耗。
上传时间： 2013-06-22
上传用户：debuchangshi
三相异步电动机的Matlab仿真，在Simulink中搭建了异步电动机模型
上传时间： 2013-08-03
上传用户：坏天使kk
软件无线电是二十世纪九十年代提出的一种实现无线通信的体系结构，被认为是继模拟通信、数字通信之后的第三代无线电通信技术。它的中心思想是：构造一个开放性、标准化、模块化的通用硬件平台，并使宽带模数和数模转换器尽可能靠近天线，从而将各种功能，如工作频段、调制解调类型、数据格式、加密模式、通信协议等用软件来完成。 本论文首先介绍了软件无线电的基本原理和三种结构形式，综述了软件无线电的几项关键技术及其最新研究进展。其中调制解调模块是软件无线电系统中的重要部分，集中体现了软件无线电最显著的优点——灵活性。目前这一部分的技术实现手段多种多样。随着近几年来芯片制造工艺的飞速发展，可编程器件FPGA以其高速的处理性能、高容量和灵活的可重构能力，成为实现软件无线电技术的重要手段。 本论文调制解调系统的设计，选择有代表性的16QAM和QPSK两种方式作为研究对象，采用SystemView软件作为系统级开发工具进行集成化设计。在实现系统仿真和FPGA整体规划后，着重分析用VHDL实现其中关键模块以及利用嵌入FPGA的CPU核控制调制解调方式转换的方法。同时，在设计中成功地调用了Xilinx公司的IP核，实现了设计复用。由于FPGA内部逻辑可以根据需要进行重构，因而硬件的调试和升级变得很容易，而内嵌CPU使信号处理过程可以用软件进行控制，充分体现了软件无线电的灵活性。 通过本论文的研究，初步验证了在FPGA内实现数字调制解调过程及控制的技术可行性和应用的灵活性，并对将来的扩展问题进行了研究和讨论，为实现完整的软件无线电系统奠定了基础。
上传时间： 2013-04-24
上传用户：libenshu01
该文就多媒体信息的主体之一-图像信号的压缩和解压进行了分析,并结合实际课题所设计的数字图像监控系统对其中的图像解码过程进行了软硬件的实现.首先我们在ANALOG DEVICE公司的ADSP-2189上进行了解码系统的验证,就解码输出的质量进行了主观评价.通过软件仿真,我们还进一步得到了解码过程中,哪些指令占用较多的指令执行时间,哪些指令会成为硬件实现时的瓶颈.它为我们的FPGA优化设计提供了理论上的依据.综合考虑设计方案的复杂程度、系统规模、系统时延、器件成本等各项因素,通过对各种FPGA器件性能与开发工具的选择比较,决定选用Altera公司的FLEX10K器件来做最终的硬件实现.它不仅为图像解码系统的ASIC实现做了一定的理论分析和技术准备,也为FPGA技术在数字信号处理领域的应用开辟了新的研究方向.在硬件设计过程中,根据FPGA技术的优点,采用"自上而下"和"自下而上"相结合的设计方法,将整个系统进行功能模块分割并分别实现.所有处理模块均采用VERILIG语言编写,对其中的主要模块都进行了优化设计.通过这些优化不仅提高了解压性能,还减少了处理时间和所占用的硬件空间.最后通过仿真表明了所实现的图像解码系统具有良好的性能,具有一定的使用价值.
上传时间： 2013-06-26
上传用户：再见大盘鸡
目前,以互联网业务为代表的网络应用,正快速地向包括数据、语音、图像的综合宽带多媒体方向发展,构建宽带化、大容量、全业务、智能化的现代通信网络已成为大势所趋.宽带无线接入(BWA)凭借其组网快速灵活、运营维护方便及成本较低等竞争优势,迅速成为市场热点,各种微波、无线通信领域的先进手段和方法不断引入,各种宽带无线接入技术迅速涌现.由于BWA要用于非视距传输,所以必须考虑无线信道的多经效应.而OFDM技术凭借着鲁棒的对抗频率选择性衰落能力和极高频谱效率引起了学术界和工业界的高度重视.其基本思想是把调制在单载波上的高速串行数据流,分成多路低速的数据流,调制到多个正交载波上并行传输,这样在传输时,虽然整个信道是频率选择性衰落,但是各个子信道却是平坦衰落,有效对抗了多经效应,同时由于各个子载波是正交的,极大提高了频谱效率.可以预料的是,随着通信系统将向基于IPv6核心网的全IP包的传输方向发展,越来越多的通信系统将具有"突发模式"的特征.本文关注的正是突发OFDM系统接收机设计和实现.由于IEEE 802.11a无线局域网是OFDM技术第一次真正的应用于突发系统,实现了面向IP的无线宽带传输,所以基于IEEE 802.11a的突发OFDM系统有着重要的借鉴和研究价值,本文也正是围绕着这个中心而展开.本文的各章节安排如下:在第一章中主要介绍OFDM的技术原理和在宽带无线接入中的应用,同时引出本文所关注的突发OFDM接收机设计.在第二章中先介绍了相干接收和信道估计的概念,重点分析了本文所采用的WLAN信道模型和信道估计算法,然后在得到同步误差表达式的基础上,先用星座图直观的表现OFDM系统中各种同步误差的影响,再从信噪比损失的角度对符种同步误差进行分析.第三章是本文的重点之一,在本章中对基于IEEE 802.11a的各种同步算法包括帧检测和符号定时、载波同步和采样时钟同步进行仿真和比较,并针对适合FPGA实现的同步算法进行了重点的分析.第四章也是本文的重点之一,提出了整个OFDM系统平台的硬件结构和基于IEEE 802.11a的接收机FPGA设计方案,然后从整体上介绍了接收机的实现结构,并给出了接收机各个模块的具体设计,最后对整个系统调试过程和测试结果进行了分析.
上传时间： 2013-04-24
上传用户：zhoujunzhen
信息技术的不断发展,对信息的安全提出了更高的要求.在应用公钥密码体制的时候,对密钥长度要求越来越大,处理的速度要求越来越快.而基于椭圆曲线离散对数问题的椭圆曲线密码体制,因其每比特最大的安全性,受到了越来越广泛的注意.椭圆曲线密码体制(ECC:Elliptic Curve Cryptosystem)的快速实现也成为一个关注的方面.该文按照确定有限域、选取曲线参数、划分结构模块、优化模块算法、实现模块设计,验证模块功能的顺序进行书写.为了硬件实现上的方便,设计选择了含有Ⅱ型优化正规基的伽略域GF(2191),并在该域上构造了随机的椭圆曲线.根据层次化、结构化的设计思路,将椭圆曲线上的标量乘法运算划分成两个运算层次:椭圆曲线上的运算和有限域上的运算.模块划分之后,利用自底向上的设计思路,主要针对有限域上的乘法运算进行了重要的改进,并对加法群中的标量乘运算的算法进行了分析、证明,以达到面积优化和快速执行的效果.具体设计中,采用硬件描述语言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平台上进行电路设计.完成了各个模块的设计输入和仿真.设计选用了Altera公司的APEX Ⅱ系列器件,利用第一方软件Quartus Ⅱ 2.2进行综合、布局、布线和时序仿真.文中给出了椭圆曲线上的点加、倍点和标量乘法模块的具体设计结构框图.并且根据椭圆曲线的标量乘特点,提出了合适的验证方案.该设计完成了椭圆曲线上的标量乘法运算.设计主要针对资源受限的应用环境:改进了有限域上的乘法运算、使用了没有预处理的标量乘算法.改进后的椭圆曲线标量乘法需要2,741,998个逻辑单元,在100MHz的时钟约束下,运行一次标量乘法运算需要567.69us.该次设计的结果可以直接用来构造椭圆曲线上的签名、验证、密钥交换等算法.
上传时间： 2013-05-24
上传用户：zhuo0008
