数字通信系统的设计及其性能和所传输的数字信号的统计特性有关。所谓 加扰技术，就是不增加多余度而扰乱信号，改变数字信号的统计特性，使其近 似于白噪声统计特性的一种技术。这种技术的基础是建立在反馈移位寄存器序 列（伪随机序列）理论之上的。解扰是加扰的逆过程，恢复原始的数字信号。 如果数字信号具有周期性，则信号频谱为离散的谱线，由于电路的非线 性，在多路通信系统中，这些谱线对相邻信道的信号造成串扰。而短周期信号 经过扰码器后，周期序列变长，谱线频率变低，产生的非线性分量落入相邻信 道之外，因此干扰减小。 在有些数字通信设备中，从码元“0”和“1”的交变点提取定时信息，若 传输的数字信号中经常出现长的“1”或“0”游程，将影响位同步的建立和保 持。而扰码器输出的周期序列有足够多的“0”、“1”交变点，能够保证同步 定时信号的提取。
上传时间： 2014-01-23
上传用户：star_in_rain
PS2键盘的单片机读取程序代码，单片机相应引脚与PS2连接，运行后，显示屏上显示按键，可以接条形码扫码器，调试通过
上传时间： 2014-01-07
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作为性能优异的纠错编码，Turbo码自诞生以来就一直受到理论界以及工程应用界的关注。TD—SCDMA是我国拥有自主知识产权的3G通信标准，该标准把Turbo码是作为前向纠错体制，但Turbo码的译码算法比较复杂并且需要多次迭代，这造成Turbo码译码延时大，译码速度慢，因此限制了Turbo码的实际应用。因此有必要研究如何将现有的Turbo码译码算法进行简化，加速，使其转化成为适合在硬件上实现的算法，将实验室的理论研究成果转化成为硬件产品。 论文主要的研究内容有以下两点： 其一，提出信道自适应迭代译码方案。在事先设定最大迭代次数的情况下，自适应Turbo码译码算法能够根据信道的变化自动调整迭代次数。 仿真结果表明：该自适应迭代译码方案能够根据信道的变化自动调整迭代次数，在保证译码性能基本上没有损失的情况下，有效减少译码时间，明显提高译码速度。 其二，根据得到的信道自适应迭代译码方案，借助Xilinx公司Spartan3 FPGA硬件平台，使用Verilog硬件描述语言，将用C/C++语言写成的信道自适应迭代译码算法转化成为硬件设计实现，得到硬件电路，并对得到的译码器硬件电路进行测试。 测试结果表明：随着信道的变化，硬件电路的译码速度也随之自动变化，信噪比越高译码速度越快，并且硬件译码器性能（误比特率）与实验仿真基本一致。
上传时间： 2013-05-31
上传用户：huyiming139
自香农先生于1948年开创信息论以来，经过将近60年的发展，信道编码技术已经成为通信领域的一个重要分支，各种编码技术层出不穷。目前广泛研究的低密度奇偶校验(LDCP)码是由R.G.Gallager先生提出的一种具有逼近香农限性能的优秀纠错码，并已在数字电视、无线通信、磁盘存储等领域得到大量应用。 目前数字电视已经成为最热门的话题之一，用手机看北京奥运，已经成为每一个中国人的梦想。最近两年我国颁布了两部与数字电视有关的通信标准，分别是数字电视地面传输标准(DMB-TH)和移动多媒体(CMMB)即俗称的手机电视标准。数字电视正与每个人走得越来越近，我国预期在2015年全面实现数字电视并停止模拟电视的播出。作为数字电视标准的核心技术之一的前向纠错码技术已经成为众多科研单位的研究热点，相应的编解码芯片更成为重中之重。在DMB-TH标准中用到了LDPC码和BCH码的级联编码方式，在CMMB标准中用到了LDPC码和RS码的级联编码方式，在DVB-S2标准中用到了LDPC码和BCH码的级联编码方式。 本论文以目前最重要的三个与数字电视相关的标准：数字电视地面传输标准(DMB-TH)、手机电视标准(CMMB)以及数字卫星电视广播标准(DVB-S2)为切入点，深入研究它们的编码方式，设计了这三个标准中的LDPC码编码器，并在FPGA上实现了前两个标准的编码芯片，实现了DMB-TH标准中0.4、0.6以及0.8三种码率的复用。在研究CMMB标准中编码器设计时，提出一种改进的LU分解算法，该分解方式适合任意的H矩阵，具有一定的广泛性。测试结果表明，芯片逻辑功能完全正确，速度和资源消耗均达到了标准的要求，具有一定的商用价值。
上传时间： 2013-07-07
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EDA卷积码编解码器实现技术针对某扩频通信系统数据纠错编码的需要, 构造并分析了(2 , 1 , 6) 卷积码编解码器的基本工作原理, 提出了基于MAX +
上传时间： 2013-07-18
上传用户：ynwbosss
可以用H.264编码解码器源码(c语言)
上传时间： 2013-07-08
上传用户：wmwai1314
汉字ASCII码-Unicode码转化器（转换工具）
上传时间： 2013-07-16
上传用户：hustfanenze
数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码分为分组码与卷积码两类。卷积码的k0和n0较小，实现最佳译码与准最佳译码更加容易。卷积码运用广泛，被ITU选入第三代移动通信系统，作为包括WCDMA，CDMA2000和TD-SCDMA在内的信道编码的标准方案。 本文研究了CDMA2000业务通道中的帧结构，对CDMA2000系统中的卷积码特性及维特比译码的性能限进行了分析，并基于MATLAB平台做了相应的译码性能仿真。我们设计了一种可用于CDMA2000通信系统的通用、高速维特比译码器。该译码器在设计上具有以下创新之处：(1)采用通用码表结构，支持可变码率；帧控制模块和频率控制器模块的设计中采用计数器、定时器等器件实现了可变帧长、可变数据速率的数据帧处理方式。(2)结合流水线结构思想，利用四个ACS模块并行运行，加快数据处理速度；在ACS模块中，将路径度量值存贮器的存储结构进行优化，防止数据读写的阻塞，缩短存储器读写时间，使译码器的处理速度更快。(3)为了防止路径度量值和幸存路径长度的溢出，提出了保护处理策略。我们还将设计结果在APEXEP20K30E芯片上进行了硬件实现。该译码器芯片具有可变的码率和帧长处理能力，可以运行于40MHZ系统时钟下，内部最高译码速度可达625kbps。本文所提出的维特比译码器硬件结构具有很强的通用性和高速性，可以方便地应用于CDMA2000移动通信系统。
上传时间： 2013-06-24
上传用户：lingduhanya
LDPC(低密度奇偶校验码)编码是提高通信质量和数据传输速率的关键技术。LDPC码应用于实际通信系统是本课题的研究重点。实际通信要求在LDPC码长尽量短、码率尽量高及硬件可实现的前提下，结合连续相位MSK调制，满足归一化信噪比SNR=2dB时，系统误码率低于10-4。根据课题背景，本文主要研究基于FPGA的LDPC编码器设计与实现。 LDPC码的编码复杂度往往与其帧长的平方成正比，编码复杂度大，成为编码硬件实现的一个障碍；论文针对实际系统的预期指标，通过对多种矩阵构造算法的预选方案及影响LDPC码性能参数仿真分析，基于1/2码率，1024和2048两种帧长，设计了三种编码器的备选方案，分别为直接下三角编码器，串行准循环编码器和二阶准循环编码器。 对于每种编码器，分别设计了其整体结构，并对每种编码器的功能模块进行深入研究，设计完成后利用第3方软件MODELSIM对编码器进行了时序仿真；根据时序仿真结果和综合报告对三种编码方案进行比较，最终选择串行准循环编码器作为硬件实现的编码方案。 最后，在FPGA中硬件实现了串行准循环编码器并对其进行测试，利用MATLAB仿真程序和串口通信工具最终验证了这种编码器的正确性和硬件可实现性。
上传时间： 2013-08-02
上传用户：林鱼2016
LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动，成为研究的热点。随着研究的不断深入和技术的发展，目前，LDPC码已经被多个通信系统定为信道编码方案，并被应用到第二代数字视频广播卫星(DVB—S2)通信系统中。由于LDPC码译码过程中所涉及的数据量庞大，译码时序控制复杂，如何实现LDPC码译码器成为了人们研究的重点。 论文以基于FPGA实现LDPC码译码器为研究目标，主要对译码算法选择、译码数据量化、定点数据表示方式、译码算法关键运算单元的FPGA设计和译码的时序控制进行了深入研究。首先分析了LDPC码的基本译码原理和常用译码算法。然后重点分析了BP算法、Log-BP算法、最小和算法和归一化最小和算法，并对四种译码算法的纠错性能和译码复杂度进行比较论证，选出适合硬件实现的译码方案。结合通信系统，对译码算法进行仿真分析，确定了译码算法的各个参数值和译码量化方案。 在系统仿真分析论证的基础之上，以归一化最小和译码算法为理论方案，利用硬件描述语言编写译码功能模块，并基于FPGA实现了固定译码长度的LDPC码译码器，利用MATLAB和Modelsim分别对译码器进行了功能验证和时序验证，最后模拟通信系统完成了译码器的硬件测试。
上传时间： 2013-04-24
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