基于FPGA的数字三相锁相环的优化设计
数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的...
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查看全部3966个资源 »基于FPGA的全数字锁相环路的设计
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想，并用可编程逻辑器件FPGA加以实面。...
毫米波低相噪捷变频高分辨率雷达频率源设计
设计了一种由直接数字频率合成(DDS)、倍频链构成的三次变频直接频率合成方案，实现了低相噪捷变频高分辨率毫米波雷达频率合成器设计。利用直接频率合成器的倍频输出取代传统三次变频毫米波频率源的锁相环(PLL),同时提供线性调频(LFM)信号，优化DDS和变频方案的频率配置关系。利用FPGA电路进行高速控...
ADF4159--ADI锁相环原文资料
ADI锁相环...
基于反射内存网络的数据组播机制研究
基于以太网的组播速率较低，无法满足实时系统，且无拥塞控制机制，易出现丢包、乱序等现象；同时，基于以太网组播的应用程序不能直接移植到反射内存网。针对上述问题，提出了一种基于反射内存网的组播实现方案，将组播技术与反射内存网技术相结合，实现了参与组播的各节点间的高速通信。该方案的实现，不仅提高了节点间的通...
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