电路描述
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VHDL语言描述,时钟分频,给定CPLD试验板系统时钟设置50M,但由于本作品的需要,我们将系统时钟经过20分频得到DS18B20所需的工作时钟,大约为1.25M。
2014-12-06
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VHDL硬件描述语言与数字逻辑电路设计-333页-18.9M.rar
专辑类----可编程逻辑器件相关专辑 VHDL硬件描述语言与数字逻辑电路设计-333页-18.9M.rar
2013-04-24
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VHDL硬件描述语言与数字逻辑电路设计-333页-18.9M.pdf
专辑类-可编程逻辑器件相关专辑-96册-1.77G VHDL硬件描述语言与数字逻辑电路设计-333页-18.9M.pdf
2013-05-25
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