程序可以实现所有的汉明码的要求， （7，4）（15，11）等等都可以的
上传时间： 2017-08-29
上传用户：咔乐坞
vc编写的一个汉明码算法，在屏幕上实现自行设定错误位
上传时间： 2014-12-02
上传用户：xinyuzhiqiwuwu
7,4汉明码的编译码原理，用VHDL语言实现的，需要的请下载
上传时间： 2017-09-13
上传用户：qiaoyue
下面这个是汉明码编译码的matlab程序，希望有帮助于你们
上传时间： 2014-01-21
上传用户：稀世之宝039
基于FPGA的VHDL仿真实现汉明码编译码
上传时间： 2015-05-21
上传用户：Apple000
任意位汉明码编码程序，删除扩展名即为源文件。
上传时间： 2020-04-04
上传用户：xt2520
1.汉明编码的硬件实现vhdl语言 2.测试用，简单明晰 3.内含有另一份c代码的汉明码纠错编码源代码
上传时间： 2015-08-16
上传用户：kelimu
可靠通信要求消息从信源到信宿尽量无误传输，这就要求通信系统具有很好的纠错能力，如使用差错控制编码。自仙农定理提出以来，先后有许多纠错编码被相继提出，例如汉明码，BCH码和RS码等，而C。Berrou等人于1993年提出的Turbo码以其优异的纠错性能成为通信界的一个里程碑。 然而，Turbo码迭代译码复杂度大，导致其译码延时大，故而在工程中的应用受到一定限制，而并行Turbo译码可以很好地解决上述问题。本论文的主要工作是通过硬件实现一种基于帧分裂和归零处理的新型并行Turbo编译码算法。论文提出了一种基于多端口存储器的并行子交织器解决方法，很好地解决了并行访问存储器冲突的问题。 本论文在现场可编程门阵列(FPGA)平台上实现了一种基于帧分裂和篱笆图归零处理的并行Turbo编译码器。所实现的并行Turbo编译码器在时钟频率为33MHz，帧长为1024比特，并行子译码器数和最大迭代次数均为4时，可支持8.2Mbps的编译码数掘吞吐量，而译码时延小于124us。本文还使用EP2C35FPGA芯片设计了系统开发板。该开发板可提供高速以太网MAC／PHY和PCI接口，很好地满足了通信系统需求。系统测试结果表明，本文所实现的并行Turbo编译码器及其开发板运行正确、有效且可靠。 本论文主要分为五章，第一章为绪论，介绍Turbo码背景和硬件实现相关技术。第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。第三章讨论了使用NIOS处理器的SOC架构，使用SOC架构处理系统和基于NIOSII处理器和uC／0S一2操作系统的架构。第四章介绍了FPGA系统开发板设计与调试的一些工作。最后一章为本文总结及其展望。
上传时间： 2013-04-24
上传用户：ziyu_job1234
差错控制编码的基本作法是：在发送端被传输的信息序列上附加一些监督码元，这些多余的码元与信息之间以某种确定的规则建立校验关系。接收端按照既定的规则检验信息码元与监督码元之间的关系，一旦传输过程中发生差错，则信息码元与监督码元之间的校验关系将受到破坏，从而可以发现错误，乃至纠正错误。
标签： 汉明码系统
上传时间： 2013-11-03
上传用户：gai928943
解码器，利用差错控制算法解汉明码，BCH码等多种码字
标签： 解码器
上传时间： 2013-12-17
上传用户：13681659100
