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查看全部 500 份 →两条5级的并行流水线
两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。 主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
2014-01-05
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CORDIC算法的流水线Verilog实现
难得一见的CORDIC算法流水线Verilog实现，完整包含测试文件，经过严格仿真验证无误，可直接用于FPGA开发与信号处理项目。
2026-02-22
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