模拟时钟

FPGA用VHDL语言编写24小时时钟

简单明了的VHDL程序实现24小时计时时钟！

标签： FPGA VHDL 语言编写

上传时间： 2013-10-19

上传用户：ikemada
FPGA_模拟视频采集

FPGA 模拟视频采集

标签： FPGA 模拟视频采集

上传时间： 2013-10-09

上传用户：emhx1990
FPGA全局时钟约束(Xilinx)

FPGA全局时钟约束(Xilinx)

标签： Xilinx FPGA 全局时钟约束

上传时间： 2013-11-13

上传用户：农药锋6
Xilinx FPGA模拟方案产品指南

从消费类电子到工业、电信基础架构设备，FPGA与连接外面世界的模拟及混合信号IC如影随形，当系统中需要多个关键元件实现数据采集和处理功能时，您可以考虑是否选择FPGA更实惠？如何确定哪些器件最适合您的应用，而且它们之间的协同工作能力更强呢？ Xilinx FPGA模拟方案产品指南将为您解答疑惑……

标签： Xilinx FPGA 模拟方案产品指南

上传时间： 2013-11-04

上传用户：gy592333
WP370 -采用智能时钟门控技术降低动态开关功耗

　　赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。

标签： 370 WP 智能时钟动态

上传时间： 2013-11-16

上传用户：eastimage
基于FPGA的时钟跟踪环路的设计

提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。

标签： FPGA 时钟跟踪环路

上传时间： 2014-12-28

上传用户：498732662
Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

标签： Xilinx FPGA 全局时钟资源

上传时间： 2014-01-01

上传用户：maqianfeng
地面模拟系统DBF接收机设计

在卫星的地面测试中，地面模拟系统发送遥控遥测信号并接收卫星的返回信号，将其下变频到中频进行解调，从而获取卫星工作状态和运行环境，模拟其在轨运行工作情况。针对目前采用有源相控阵天线技术的卫星地面测试，本文设计实现了一种DBF体制的地面模拟系统接收机，该接收机采用超外差式二次变频设计，具有高增益、低噪声系数、低群时延波动、良好的通道间幅相一致性和稳定性，同时集成度高，体积小，可制造性强，能够充分的满足采用有源相控阵技术的卫星地面测试要求。

标签： DBF 模拟系统收机设计

上传时间： 2013-11-11

上传用户：我累个乖乖
通信原理常见题型解析及模拟题

通信原理常见题型解析及模拟题

标签： 通信原理模拟题型

上传时间： 2013-10-10

上传用户：chenbhdt
基于云计算的蒙特卡罗模拟分析

为了提高蒙特卡罗模拟分析的效率，设计了一种以Platform Symphony为基础的云计算平台，并对平台进行了扩展和集成，详细论述了实现的过程以及关键技术。通过实验表明，该平台能够进行高性能计算，输出的结果精确，是实现蒙特卡罗模拟分析的实用工具。

标签： 云计算蒙特卡罗模拟分析

上传时间： 2013-12-22

上传用户：kangqiaoyibie