加法器 乘法器电路 除法器电路设计 键盘扫描电路设计 显示电路
上传时间： 2015-05-29
上传用户：671145514
本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度；通过单片机改变频率字实现调频信号，最大频偏可控；通过模拟开关产生ASK、PSK信号。系统的频率范围在100Hz～12MHz,稳定度优于10-5，最小步进为10Hz
上传时间： 2015-06-03
上传用户：清风冷雨
用vhdl语言设计CPU中的一部分：乘法器的设计，包括多种乘法器的设计方法！内容为英文
上传时间： 2015-06-11
上传用户：450976175
SRL16是Virtex器件中的一个移位寄存器查找表。它有4个输入用来选择输出序列的长度。使用XCV50-6器件实现，共占用5个Slice。用来生成gold码。
上传时间： 2015-06-16
上传用户：水中浮云
12乘12的乘法器 采用adhl语言编写
上传时间： 2014-01-11
上传用户：silenthink
用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.
上传时间： 2015-06-22
上传用户：liuchee
移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件
上传时间： 2015-07-01
上传用户：bakdesec
８＊８的乘法器verilog源代码,经过编译仿真的，绝对真确，对初学者很有帮助
上传时间： 2014-01-14
上传用户：txfyddz
在C54X DSP下实现查找表功能，可查找sin函数一个周期的查找表!
上传时间： 2013-12-19
上传用户：libenshu01
一个用VerilogHDL语言编写的8X8的乘法器
标签： VerilogHDL 8X8 语言 编写
上传时间： 2015-07-22
上传用户：teddysha
