滞环SVPWM整流器的Simulink仿真
上传时间： 2013-06-28
上传用户：yezhihao
基于DSP的双闭环SPWM逆变器研究，这个讲的挺好的
上传时间： 2013-04-24
上传用户：sunjet
为设计高性能、低损耗的电机，需要准确地分析电机铁耗。本文从铁磁材料的磁化特点出发，以分离铁耗模型为基础，对交变磁化以及旋转磁化条件下铁磁材料和电机的铁耗进行分析和计算，分别从理论和实践角度着重就电机铁耗计算和测量中的一些相关问题作了深入研究。 按照分离铁耗模型，铁心损耗可以分成磁滞损耗、涡流损耗和异常损耗。本文首先从交流磁滞回线的产生机理出发，在Preisach静态磁滞模型的基础上，利用极限磁滞回线的对称性，采用人工神经网络技术，建立了Preisach人工神经网络磁滞仿真模型，实现了对铁磁材料交流磁滞回线的理论计算，为磁滞损耗的理论分析和计算奠定了基础；为对交流磁滞回线进行实测，本文给出了一种采用爱泼斯坦方圈测量铁磁材料交流磁滞回线与磁滞损耗的新方法，该方法克服了环形样片测量法的不足，操作简单，且测量精度高，具有较好的实用价值。利用该方法得到的实验数据很好地验证了理论计算结果。 对涡流损耗以及异常损耗的计算模型，本文系统地给出了其推导过程，对模型中的参数进一步加以明确，并对模型的特点进行了分析。铁磁材料异常损耗计算模型是基于统计学原理推导而来的，模型中参数的确定涉及到铁磁材料的微观特性，本文给出了通过实验确定其参数的具体方法；考虑到工程中异常损耗计算模型是其理论模型的简化形式，文中对两者的差别进行了分析。 在分析电机铁耗时，既要考虑铁心材料本身的损耗特性，也要考虑电机供电方式以及铁心中磁场变化等因素对铁耗的影响。在对铁磁材料损耗特性分析的基础上，本文考虑到局部磁滞回环对电机铁耗的影响，推导了计及局部磁滞作用的电机铁耗模型，并从理论上对C.P.Steinmetz的磁滞损耗经验公式进行了验证，从而明确了公式中经验系数的物理意义；同时通过实验研究，分析了磁化频率对磁滞损耗系数的影响，提出了在磁化频率较高时分段确定磁滞损耗系数的方法；考虑到现代电机控制策略以及供电方式的多样性，本文对正弦波、方波以及三角波电压供电时铁心材料的交变铁耗模型分别进行了推导，给出了其解析表达式，并通过实测证明了模型的有效性；对SPWM这类应用较为广泛的非正弦供电方式，推导了电机交变损耗的一般计算模型，分析了SPWM变频器供电时电机铁耗与变频器参数的关系，给出了其关系的数量表达式; 同时采用改进的爱泼斯坦方圈试验平台对非正弦供电条件下的铁磁材料损耗和电机铁耗进行了实验研究。 考虑到电机铁心制造过程中冲压对铁心材料特性的影响，本文提出了一套简便的对铁磁材料进行冲压影响研究的实验方法，利用该方法，有效地对材料的冲压影响特性进行了分析。在实验研究的基础上，本文推导了考虑冲压影响时的铁磁材料损耗的修正系数，从而在传统交变铁耗分离模型的基础上，建立了计及冲压影响的电机铁耗计算模型。对模型中引入的冲压影响修正系数，给出了详细的推导过程和明确的计算方法，从而使传统的经验修正方法得到改善。 在旋转电机中，除交变磁化外，同时还存在大量的旋转磁化。本文对旋转磁化的物理机理进行了初步探讨，分析了旋转磁化条件下的损耗特点，系统介绍了当前铁磁材料旋转磁化性能以及旋转磁化损耗实验测量和理论计算的方法和手段。 在以上铁耗理论的基础上，充分考虑铁心的非线性及磁滞特性，本文建立了一般条件下的铁心动态电路模型，并将该模型应用于异步电动机铁心等效电路中，推导了异步电动机动态铁耗的分离等效电阻。以一台三相异步电动机为样机，采用以上铁耗的动态分离等效电阻，有效地对电机铁耗进行了分离，从而为深入研究电机的动态铁耗特性提供了便利。 论文最后以一台永磁无刷直流电机为例，对电机的运行特性以及铁心损耗进行了分析计算。分析中应用场路结合法，建立了永磁无刷电机换流等效电路模型，采用镜像法建立了深槽无刷电机电枢反应分析模型；在电机铁耗分析中，推导了考虑旋转磁化的电机铁耗工程计算模型，对样机铁耗进行了理论计算，并通过构建实验平台，对旋转磁化条件下的样机空载铁耗进行了测量，最终理论值与实测值吻合良好，证明了上述方法的有效性。
上传时间： 2013-07-02
上传用户：不挑食的老鼠
用一片CPLD实现数字锁相环,用VHDL或V语言
上传时间： 2013-05-27
上传用户：hewenzhi
现如今，逆变器的脉冲宽度调制(PWM)技术作为一种最常见的调制方式在交流传动系统中广泛应用。采用PWM调制技术的最终目的在于追求逆变器输出电压、电流波形更接近正弦从而进一步控制负载电机的磁通正弦化。为了达到这些目的，很多种基于PWM原理的调制方法被相继提出并应用。 在铁道牵引调速系统中，逆变装置具有调速范围宽，输出频率变化快等特点，而逆变器本身器件的开关频率又不是很高。这种情况下，分段同步调制模式的使用有效地改善了变频器的输出，达到了减少谐波的目的。本文围绕分段同步调制在交流牵引传动系统中的应用进行研究，主要目的在于解决该调制模式应用中存在的切换点选择、切换震荡冲击等问题。文章详细讨论了分段调制模式下载波比和载波比切换点选取的原则，重点分析了分段同步调制模式下载波比切换点冲击电压的产生原因和危害，提出了改善电压电流冲击的方法，并在搭建的实验平台上验证了理论分析的正确性。此外，本文还对列车高速时载波比极低的极限情况下分段同步调制对变频器输出交流电压和直流回流电流谐波的改善情况进行了理论推导和仿真分析。 论文搭建了用于调制实验的3.7kW小功率电机实验平台，在开环的VVVF调速系统中进行了分段同步调制载波比切换实验；在Matlab/Simulink环境下搭建了分段同步调制模式下的电机牵引模型，进行了分段同步调制载波比切换仿真；实验和仿真结果表明，文章所提出的方法很好地完成了分段同步算法且有效抑制了可能发生的冲击，所得结果验证了理论分析的正确性。
上传时间： 2013-08-04
上传用户：hphh
现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-10
上传用户：yd19890720
现代社会信息量爆炸式增长，由于网络、多媒体等新技术的发展，用户对带宽和速度的需求快速增加。并行传输技术由于时钟抖动和偏移，以及PCB布线的困难，使得传输速率的进一步提升面临设计的极限；而高速串行通信技术凭借其带宽大、抗干扰性强和接口简单等优势，正迅速取代传统的并行技术，成为业界的主流。 本论文针对目前比较流行并且有很大发展潜力的两种高速串行接口电路——高速链路口和Rocket I/O进行研究，并以Xilinx公司最新款的Virtex-5 FPGA为研究平台进行仿真设计。本论文的主要工作是以某低成本相控阵雷达信号处理机为设计平台，在其中的一块信号处理板上，进行了基于LVDS(Low VoltageDifferential Signal)技术的高速LinkPort(链路口)设计和基于CML(Current ModeLogic)技术的Rocket I/O高速串行接口设计。首先在FPGA的软件中进行程序设计和功能、时序的仿真，当仿真验证通过之后，重点是在硬件平台上进行调试。硬件调试验证的方法是将DSP TS201的链路口功能与在FPGA中的模拟高速链路口相连接，进行数据的互相传送，接收和发送的数据相同，证明了高速链路口设计的正确性。并且在硬件调试时对Rocket IO GTP收发器进行回环设计，经过回环之后接收到的数据与发送的数据相同，证明了Rocket I/O高速串行接口设计的正确性。
上传时间： 2013-04-24
上传用户：恋天使569
FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性；然后讨论并分析了电荷泵锁相环的小信号特性和瞬态特性；并给出了电荷泵锁相环器件参数的计算表达式。其次，研究了环形振荡器和锁相环的相位噪声特性。由于噪声性能是时钟发生器设计中的关键指标，本工作对此进行了较为详细的分析。相位噪声和抖动是衡量时钟信号的两个主要指标。文中从理论上推导了一阶锁相环的噪声特性，并建立了由噪声分析抖动和由抖动分析噪声的解析表达式关系，并讨论了环路低噪声设计的基本原则。在前面讨论和分析的基础上，利用Hynix0.35umCMOS工艺设计了200MHz电荷泵锁相环时钟发生器，并进行了仿真。设计中环形振荡器的延迟单元采用replica偏置结构，把延迟单元输出摆幅限定在确定范围，尾电流源采用cascode结构，增强电路对电源和衬底噪声的抑制作用。通过增加限流管，改善电荷泵中的开关的非理想特性。
上传时间： 2013-04-24
上传用户：变形金刚
光纤陀螺仪是激光陀螺的一种，它采用的是Sagnac干涉原理，以激光作为光源，用光纤构成环形光路并检测出由正反时针沿光纤传输的两束光，随光纤环转动而产生的两路激光束之间的相位差，由此计算出旋转的角速度。本论文所讨论的干涉型闭环光纤陀螺的实现是基于DSP和PGGA两个数字器件所搭建起来的，本章围绕着这两个器件来说明整个闭环光纤陀螺的构成和工作原理。在整个系统中，DSP和PGGA分别担任同的角色，分别完成不同的功能。总的说来，PGGA主要实现整个系统的时序控制和闭环回路，以及为DSP提供原始滤波数据；而DSP主要的工作是从PGGA那里取来第一个加法器输出的数据作为原始数据，再对数据进行滤波处理，最后的处理结果作为转速的信息送给捷联惯导系统。文章主要围绕着如何提高陀螺的灵敏性能和稳定性来展开。分别从软件和硬件两个方面来讨论如何提高陀螺的性能。软件方面主要讨论了前端采样信号处理；陀螺转速信息的滤波输出以及闭环的调节。硬件方面主要讨论了如何提高系统的稳定性、减小干涉信号的噪声以及如何处理好DSP和PGGA之间的通信问题。 实践表明，运用文中所讨论的方法，陀螺的灵敏度和稳定性都有一定的提高，理论和方法切实有效。
上传时间： 2013-04-24
上传用户：中国空军
在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时，减小时钟偏差，本文设计了内置于FPGA芯片中的延迟锁相环，采用一种全数字的电路结构，将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 在Smic0.18um工艺下，设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz，最大抖动时间为35ps，锁定时间为13个输入时钟周期。另外，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为90度，180度，270度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比，可以提供占空比为50/50的时钟信号；时钟分频电路的设计，实现频率分频，提供1.5，2，2.5，3，4，5，8，16分频时钟。
上传时间： 2013-07-06
上传用户：LouieWu
