FPGA那些事儿--TimeQuest静态时序分析REV7.0，FPGA开发必备技术资料--262页。前言这是笔者用两年构思准备一年之久的笔记，其实这也是笔者的另一种挑战。写《工具篇I》不像写《Verilog HDL 那些事儿》系列的笔记一样，只要针对原理和HDL 内容作出解释即可，虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog 的独特见解，不过这些内容都可以透过想象力来弥补。然而《工具篇I》需要一定的基础才能书写。两年前，编辑《时序篇》之际，笔者忽然对TimeQuest 产生兴趣，可是笔者当时却就连时序是什么也不懂，更不明白时序有理想和物理之分，为此笔者先着手理想时序的研究。一年后，虽然已掌握解理想时序，但是笔者始终觉得理想时序和TimeQuest 之间缺少什么，这种感觉就像磁极不会没有原因就相互吸引着？于是漫长的思考就开始了... 在不知不觉中就写出《整合篇》。HDL 描述的模块是软模型，modelsim 仿真的软模型是理想时序。换之，软模型经过综合器总综合以后就会成为硬模型，也是俗称的网表。而TimeQuest 分析的对象就是硬模型的物理时序。理想时序与物理时序虽然与物理时序有显明的区别，但它们却有黏糊的关系，就像南极和北极的磁性一样相互作用着。编辑《工具篇I》的过程不也是一番风顺，其中也有搁浅或者灵感耗尽的情况。《工具篇I》给笔者最具挑战的地方就是如何将抽象的概念，将其简化并且用语言和图形表达出来。读者们可要知道《工具篇I》使用许多不曾出现在常规书的用词与概念... 但是，不曾出现并不代表它们不复存在，反之如何定义与实例化它们让笔者兴奋到夜夜失眠。《工具篇 I》的书写方式依然继承笔者往常的笔记风格，内容排版方面虽然给人次序不一的感觉，不过笔者认为这种次序对学习有最大的帮助。编辑《工具篇I》辛苦归辛苦，但是笔者却很热衷，心情好比小时候研究新玩具一般，一边好奇一边疑惑，一边学习一边记录。完成它让笔者有莫民的愉快感，想必那是笔者久久不失的童心吧！？
标签： FPGA TimeQues 静态时序分析 Verilog HDL
上传时间： 2022-05-02
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FPGA那些事儿--Modelsim仿真技巧REV6.0，经典Modelsim学习开发设计经验书籍-331页。前言笔者一直以来都在纠结，自己是否要为仿真编辑相关的教程呢？一般而言，Modelsim 等价仿真已经成为大众的常识，但是学习仿真是否学习Modelsim，笔者则是一直保持保留的态度。笔者认为，仿真是Modelsim，但是Modelsim 不是仿真，严格来讲Modelsim只是仿真所需的工具而已，又或者说Modelsim 只是学习仿真的一部小插曲而已。除此之外，笔者也认为仿真可以是验证语言，但是验证语言却不是仿真，因为验证语言只是仿真的一小部分而已，事实上仿真也不一定需要验证语言。常规告诉笔者，仿真一定要学习Modelsim 还有验证语言，亦即Modelsim 除了学习操作软件以外，我们还要熟悉TCL 命令（Tool Command Language）。此外，学习验证语言除了掌握部分关键字以外，还要记忆熟悉大量的系统函数，还有预处理。年轻的笔者，因为年少无知就这样上当了，最后笔者因为承受不了那巨大的学习负担，结果自爆了。经过惨痛的经历以后，笔者重新思考“仿真是什么？”，仿真难道是常规口中说过的东西吗？还是其它呢？苦思冥想后，笔者终于悟道“仿真既是虚拟建模”这一概念。虚拟建模还有实际建模除了概念（环境）的差别以外，两者其实是同样的东西。换句话说，一套用在实际建模的习惯，也能应用在仿真的身上。按照这条线索继续思考，笔者发现仿真其实是复合体，其中包括建模，时序等各种基础知识。换言之，仿真不仅需要一定程度的基础，仿真不能按照常规去理解，不然脑袋会短路。期间，笔者发现愈多细节，那压抑不了的求知欲也就愈烧愈旺盛，就这样日夜颠倒研究一段时间以后，笔者终于遇见仿真的关键，亦即个体仿真与整体仿真之间的差异。常规的参考书一般都是讨论个体仿真而已，然而它们不曾涉及整体仿真。一个过多模块其中的仿真对象好比一块大切糕，压倒性的仿真信息会让我们喘不过起来，为此笔者开始找寻解决方法。后来笔者又发现到，早期建模会严重影响仿真的表现，如果笔者不规则分化整体模块，仿真很容易会变得一团糟，而且模块也会失去连接性。笔者愈是深入研究仿真，愈是发现以往不曾遇见的细节问题，然而这些细节问题也未曾出现在任何一本参考书的身上。渐渐地，笔者开始认识，那些所谓的权威还有常规，从根本上只是外表好看的纸老虎而已，细节的涉及程度完全不行。笔者非常后悔，为什么自己会浪费那么多时间在它们的身上。可恶的常规！快把笔者的青春还回来！ 所以说，常规什么的最讨厌了，最好统统都给我爆炸去吧！呜咕，过多怨气实在一言难尽，欲知详情，读者自己看书去吧...
上传时间： 2022-05-02
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