PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛,本例用VHDL描述了一个锁相环作为参考,源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF
上传时间: 2013-12-31
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低频数字式相位测量仪; 此系统由相位测量仪、数字式移相信号发生器和移相网络三部分组成。为使系统更加稳定,使系统整体精度得以保障,本电路两块T89C52为核心控制器件分别控制相位测量、数字式移相信号发生,在数字式移相信号发生部分采用了锁相技术、CPLD等技术, 使输出波形精度大大提高,并可对频率自动校验,提高频率稳定性。
上传时间: 2015-04-10
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数字锁相环DPLL实例程序,帮助理解PLL的结构和详细原理
上传时间: 2014-08-14
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数字锁相环DPLL源程序,用cpld编写,展开后文件比较多,大家请耐心使用。谢谢,多多支持
上传时间: 2013-12-20
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数字琐相环DPLL的VERLOG代码,MODELSIM下的工程,有测试文件
上传时间: 2014-01-13
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晶闸管的触发方式有移相触发和过零触发两种.files
上传时间: 2015-06-02
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基于C8051的软开关用移相PWM的实现
上传时间: 2015-06-05
上传用户:曹云鹏
用verilog语言编写的全数字锁相环的源代码,基于fpga平台
上传时间: 2015-06-13
上传用户:wanqunsheng
数字锁相环程序,适合于FM、AM开发 数字锁相环程序,适合于FM、AM开发
上传时间: 2015-06-20
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关于数字锁相环的使用,结合FM,AM的使用来说明
标签: 数字锁相环
上传时间: 2013-12-29
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