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数字移相

  • 基于UC3875全桥移相开关电源的设计

    文章阐述了零电压开关技术在移相全桥变换器中的应用, 提出了一种改进型的零电压零电流全桥移相开关电源, 对电路的工作原理、工作模式作了具体分析, 主要器件的参数选择作了设计, 并给出了由控制芯片UC3875 构成的3KW 实用高频开关电源。

    标签: 3875 UC 全桥移相 开关电源

    上传时间: 2013-11-18

    上传用户:zhanditian

  • 多电平逆变器载波相移SPWM与移相空间矢量控制策略的研究

    载波相移SPWM 调制法目前是级联型逆变器的主流调制方法,其等效载波频率高,谐波特性好,功率单元之间输出功率平衡。而移相空间矢量调制法基于传统的两电平空间矢量调制法,并采用载波移相的思想,因此兼有空间矢量法和载波相移SPWM 法的优势,谐波特性好,电压利用率高,且控制方法简单便于数字实现,可与矢量控制和直接转矩控制等各种现代方法相结合应用于电机的变频调速系统中。本文以三级级联型逆变器为例对载波相移SPWM 调制法和移相空间矢量调制法分别进行了研究,通过仿真对比,总结出移相空间矢量调制法与载波相移SPWM 调制法的异同和所具有的优势。

    标签: SPWM 电平逆变器 控制策略 载波相移

    上传时间: 2014-12-24

    上传用户:元宵汉堡包

  • 高频变压器对移相全桥共模噪音的影响

    详细分析了移相全桥电路初次级噪声源和噪声传播路径的特点。针对初级共模噪声的特点, 分析了为改善初级共模噪音而提供的旁路回路和良好屏蔽措施等的有效性; 研究了变压器次级绕组对屏蔽层形成不对称分布电容的原因及其对次级噪声的影响。从高频变压器结构出发, 给出了几种改进变压器结构的方案; 改善了次级绕组对屏蔽层分布电容不平衡的情况, 实验验证了分析结果。

    标签: 高频变压器 移相全桥

    上传时间: 2014-03-30

    上传用户:semi1981

  • 高压变频器脉波移相变压器的设计

    高压变频器是指输入电源电压在3~10kV的大功率变频器。由于其功率大、电压等级高,所以对其输入谐波、功率因数等要求很高。采用移相变压器实现高压变频器的多重化整流,可使高压变频器的输入谐波减小,功率因数提高。对容量为630kVA, 36脉波移相变压器的电流、匝数参数进行设计,并对多重化整流电路进行谐波和仿真分析,为工程实践提供依据。

    标签: 高压变频器 移相变压器

    上传时间: 2013-11-22

    上传用户:lunshaomo

  • 移相全桥零电压PWM软开关变换器的研究

    移相全桥零电压PWM软开关变换器是目前中大功率开关电源的主流,本文对功率变换部分,输出整流滤波部分在时域上进行了详细分析,并且重点介绍了超前臂和知滞后臂的谐振过程,分析占空比丢失的原因,及其关键元件参数对电路的影响。

    标签: PWM 移相全桥 变换器 零电压

    上传时间: 2013-11-16

    上传用户:www240697738

  • SGV系列单片机三相整流移相调压模块使用说明

    简介:本产品是将三相晶闸管主电路和移相触发调控电路封装在一起的多功能功率集成模块。它是一个完整电力移相开环控制系统,可实现对三相电力进行整流调压。产品可广泛用于直流电机调速、工业自动化、电加热控制、机电一体化、各类电源、化工、纺织通讯等领域;可实现手动、自动控制接口,主电路交流输入无相序要求,线性控制电路,精度高,稳定性好。

    标签: SGV 单片机 三相整流 使用说明

    上传时间: 2013-11-12

    上传用户:MATAIYES

  • 基于FPGA的全数字锁相环路的设计

    介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想,并用可编程逻辑器件FPGA加以实面。

    标签: FPGA 全数字 锁相环路

    上传时间: 2014-12-28

    上传用户:ruixue198909

  • 基于FPGA的全数字锁相环路的设计

    介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细描述了其工作原理和设计思想,并用可编程逻辑器件FPGA加以实面。

    标签: FPGA 全数字 锁相环路

    上传时间: 2013-10-20

    上传用户:yl8908

  • PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿

    PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF

    标签: 数据 Q5 PLL 输入

    上传时间: 2014-06-09

    上传用户:daguda

  • 用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench

    用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench

    标签: vhd testbench pllTB VHDL

    上传时间: 2014-01-20

    上传用户:zwei41