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在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要...
Abstract: This application brief describes how to control analog phase shift digitally using a combi
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本文针对三相电压型PWM 整流器， 在建立了其数学模型的基础上，对整流器电流解耦控制策略进行研究，使用 TMS320F2812数字处理芯片进行系统的硬件和软件设计，充分利用TMS320F2812丰富接口资源和快速的运算能力，使整流 器硬...
锁相环调速系统的工作原理所谓锁相环PLL(phase Loop Locked)是能完成两个频率信号相位同步的负反馈自动控制系统,它有三个基本单元;相位比较器、压控振荡器和低通滤波器.
功能：多字节ＢＣＤ码加法和减法 入口条件：字节数在R7中，被加数在[R0]中，加数在[R1]中。 出口信息：和在[R0]中，最高位进位在CY中。 影响资源：PSW、A、R2 堆栈需求： ２字节
加密的步骤 1) 计算N的有效位数tn（以字节数计），将最高位的零忽略掉，令tn1＝tn－1。比如N＝0x012A05，其有效位数tn＝5，tn1＝4。 2) 将明文数据A分割成tn1位（以字节数计）的块，每块看成一个大数，块数记为...