数字电路抗干扰: 在电子系统设计中,为了少走弯路和节省时间,应充分考虑并满足抗干扰性 的要求,避免在设计完成后再去进行抗干扰的补救措施。
标签: 数字电路 抗干扰 电子系统设计
上传时间: 2014-01-11
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关键词:FPGA 数字电路 时序 时延路径 建立时间 保持时间
标签: FPGA 数字电路 保持 时序
上传时间: 2013-12-21
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数字电路EDA设计基础。这是一个介绍EDA基础入门知识的讲座材料。
标签: EDA 数字电路 入门知识 讲座
上传时间: 2014-01-14
上传用户:erkuizhang
第四届全国研究生电子设计竞賽笔试题 对数字电路设计的理解很有好处
标签: 研究生 电子设计 对数 电路设计
上传时间: 2014-01-25
上传用户:cuiyashuo
数字电路的各类重要实验,完美的实验解答
标签: 实验 数字电路 美的
上传时间: 2014-01-04
上传用户:lunshaomo
本文详细分析了COOLRUNNER系列CPLD的结构,特点及功能,使用VHDL语言实现数字逻辑,实现了水下冲击波记录仪电路的数字电路部分.
标签: COOLRUNNER CPLD VHDL 分
上传时间: 2013-12-18
上传用户:shawvi
详细介绍了用VHDL语言开发的数字电路方法,为电子产品的设计和开发缩短了时间,提高了系统的可靠性.
标签: 详细介绍 数字电路 语言
上传时间: 2014-01-06
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课程设计基于VHDL数字电路的分析与设计
标签: VHDL 数字电路 分
上传时间: 2014-11-28
上传用户:leehom61
利用一块芯片完成除时钟源、按键、扬声器和显示器(数码管)之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短(设计过程中即可实现时序仿真)、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式(原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计)实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒/分/时的依次显示并正确计数; 2. 秒/分/时各段个位满10正确进位,秒/分能做到满60向前进位; 3. 定时闹钟:实现整点报时,又扬声器发出报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 利用多余两位数码管完成秒表显示:A、精度达10ms;B、可以清零;C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能: 1. 闹钟只是整点报时,不能手动设置报时时间,遗憾之一; 2. 秒表不能向秒进位,也就是最多只能记时100ms; 3. 秒表暂停记录数据后不能在原有基础上继续计时,而是复位重新开始。 【注意】秒表为后来添加功能,所以有很多功能不成熟!
标签: CPLD VHDL 芯片 时钟源
上传时间: 2014-01-02
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数字电路的基础器件很有用的,学学吧,如果想知道期间的用法还要多
标签: 数字电路 器件
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